内容发布更新时间 : 2024/12/26 3:31:26星期一 下面是文章的全部内容请认真阅读。
基于VHDL语言译码
器的设计
公司内部档案编码:[OPPTR-OPPT28-OPPTL98-OPPNN08]
《EDA技术》课程实验报告
学生姓名: 所在班级:
黄红玉 电信100227
指导教师: 高金定 老师
记分及评价:
项目满5分 分 得 分 一、
实验名称
实验4:3-8译码器的设计
二、
任务及要求 【基本部分】4分
1、在QuartusII平台上,采用文本输入设计方法,通过编写VHDL语
言程序,完成3-8译码器的设计并进行时序仿真。
2、设计完成后生成一个元件,以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证,目标芯片为ACEX1K系列
EP1K30TC144-3。 【发挥部分】1分
修改设计,完成3-6译码器的设计,并进行时序仿真。
三、
实验程序
library ieee;
use use entity decoder is port(en:in std_logic;
a,b,c:in std_logic;
y:out bit_vector(7 downto 0)); end entity decoder;
architecture art4 of decoder is
signal sr:std_logic_vector(2 downto 0); begin sr<=c&b&a; process(sr)is begin
case sr is
when\ when\ when\ when\ when\ when\ when\ when\
when others=>y<=\ end case;
end process;
end architecture art4;
en138enABCY[7..0]inst
四、
仿真及结果分析
用三位拨码开关代表译码器的输入端a、b、c,将之分别与
EP1K30TC144-3芯片的相应管脚相连;用LED灯来表示译码器的输出,将D0...D7对应的管脚分别与8只LED灯相连。
从图中可见,首先判断使能端口en状态,当满足高电平时,判断三个输入端口A、B、C的状态;来决定八个输出的状态。输入en和A、B、C需要独立可变的输入激励,所以最好选择开关,独立可变,易于控制;译码器输出为8位数据,使用独立显示各个数据位的设备较好,故选用8个LED知识灯来表示。具体引脚分配见下表。
五、
硬件验证
1、选择模式:模式6
2、引脚锁定情况表:
六、
小结
通过这次实验,让我更深刻的了解了QuartusII这个软件的使用,也学会了怎么用VHDL语言来实现设计。实验期间也遇到了很多问题,在同学和老师的帮助下解决了困难,总之,通过这次实验,让我受益匪浅。