内容发布更新时间 : 2024/11/17 7:53:47星期一 下面是文章的全部内容请认真阅读。
。 译 A16 。 码 A15 。 器 。 CPU 10 00 01 11 CS CS CS CS A14 32K×8 32K×8 32K×8 32K×8 、、、、、、、、、、 、、 、、、、 、、 、、、、、、、、、、、、 WE WE WE WE A0
WE
D0~D7 数据总线 可设计字长为１6位，容量为64K得存储器：
译
。 A16 码 CPU1 0 。 器 CS CS CS CS 32K×8 32K×8 、A15 32K×8 、、、、、32K×8 、、、、、、 、 、、、、、 WE WE WE WE
A1 数据总线 可设计字长为32位,容量为32Ｋ得存储器: WE
D0~D15 0
CPUCS CS CS 32K×8 CS A16 32K×8 32K×8 32K×8 、、、、 、、、、 WE 、、、 、 WE WE WE A 2
WE
数据总线 芯片，设计256Ｋ×８位存储器。其中，从 D~D831 位ＲAM芯片与64Ｋ×4、５ 用3２K0×4位ROM3０000H到３FFFFＨ地址空间为只读存储区,其它为可读、可写存储区.完成存储器与CPU连接.
解：只读区域得地址空间为：30000H—３ＦFFFH，为6４K，需要64Ｋ×4位ＲOM芯片2 片,需要32K×8位RAM芯片得片数为：25６K－64K/32K=6片
设计如下：存储器得00０0H-2FFFFH存储空间为RＡM芯片，也就就是３2K×8位RAＭ芯片6
片，采用字扩展连接。存储空间30000H—3ＦFFFＨ使用６4K×4位ＲOM芯片２片，采用位扩展方式连接。
数据线条数为8条：D０—D7.
地址线得条数为1８条：A1—Ａ１8,其中A１8—A16为片选信号得输入端。 设计图如下：
A18 译
A17 A16 码器 ? A CPU000 001 010 110或111 011 101 100 CS CS CS CS CS CS CS CS
64K×4 32K×8 32K×8 32K×8 32K×8 32K×8 64K×4 32K×8 、、、、、、、ROM 、、、、、、、、、、RAM 、、、、、RAM RAM 、、RAM RAM ROM RAM 、、、、、、 、、、、、、、、、、、、、、、、、、 WE WE WE WE WE WE WE
数据总线 Ｋ×８位得静态RAM芯片与32K×4、６某计算机字长１6位，主存容量１２8KW,请用16
１６位得ROM芯片,为该机设计一个主存储器。要求1８０00H~1FＦFFH为ＲOM区,其余为RAM区.画出存储器结构及其与CＰU连接得框图。 解：设计如下：通过简单得计算可知：
地址空间0０00０Ｈ－1８000Ｈ都就是RＡM区域（共9６KW） 地址空间18０00H—１FFFＦH为ＲOM区域（共３２KW） 故共使用16Ｋ×8位得静态RAM芯片１2片 使用32K×16位得ROM芯片1片 数据线条数为16条:D0—D15.
地址线得条数为1７条：A1—A１７，其中A１7—Ａ15为片选信号得输入端. 设计图如下：
A17 译
A16 ? 码
A15 器
CPU101 110或111 011 100 001 010 000 CS CS CS CS CS CS CS CS CS CS CS CS CS 16K×8 16K×8 32K×8 16K×8 16K×8 A14 16K×8 8 、、16K×8 、、16K×8 、、16K×32K×16 8 、、16K× 、、、、16K×16K×8 8 、、、、RAM 、、RAM 、、RAM 、、、、、、RAM 、、RAM 、、 RAM 、、、、RAM 、、RAM 、、RAM ROM 、、、、RAM RAM 、、RAM 、、、、WE WE WE WE WE WE WE WE WE WE WE WE A1
WE 数据总线4、7 假设 ＣPU 有1６根地址线，８根数据线,并用 MＲEQ作为访存控制信号（低电平 D0~D15 有效）,用Ｗ/R做读/写控制信号（高电平为读,低电平为写),主存地址空间分配如下： 6００0Ｈ - ６７FFH 为系统程序区 6８00H — 6BFFH 为用户程序区
现有下列存储芯片：1Ｋ＊4位RAM，4K＊8位RAM，8Ｋ＊８位RAM，2Ｋ＊8位ROM,4K＊8位ROM,８Ｋ＊8位ROM及译码器与各种门电路，设计该机得主存系统，并画出CＰU与存储器得连接图。 本题略 ４、8 用64K×１位得DRＡM芯片构成１Ｍ×８位得存储器,若采用异步刷新,若每行刷新间隔不超过2mｓ,则产生刷新信号得间隔就是多少时间？若采用集中刷新方式，则存储器刷新一遍最少用多少个读写周期？CPU得死时间为多少？（假定存储器得读写时间为0、5?s) 解:６4K×1位得DRAM芯片得排列方式为256行＊25６列,该存储器中有64K×1位得DRAM芯片128片刷新信号得产生间隔为2ms、
将2ms分成2５6个小段（因为DRＡＭ按行刷新)，每个时间段为:7、８125?ｓ，将其中最后0、5?s用于刷新DRAM得一行，即产生刷新信号得时间间隔为７、８12５?s、
若采用集中刷新，存储器刷新一遍至少需要２56个读写周期，CPU得死时间就是2５6?0、5?ｓ=128?s
则刷新信号得间隔就是０、03?s
４、9某动态ＲAM芯片,容量为64K?1位，除电源线、接地线与刷新线外,该芯片得最小引脚数量就是多少?
解:该芯片1位数据线,行选通与列选通各一位，６４K得存储器对应16根地址线，在DＲAM中,行与列复用,即地址线为8根，故在不考虑电源线得情况下，该ＤRAM芯片得最小引脚数为1+1＋1＋8 = 1１个. 4、1０ 有一个具有８个存储体得低位交叉存储器中,如果处理器得访问地址为以下八进制地址值,求该存储器比单体存储器得平均访问速度提高多少？（忽略最初得启动时延）
(１)１0０18，10028,１０03８ ,…，１10０８ （2)10０28,10048，１０068 ，…,12008 （3)10038，10068,１01１8 ，…，13００8
解:假设改存储体得地址空间从0000８开始，并且存储周期为T,故有:
三个访问序列访存空间得大小都为6４个存储单元，故在不使用低位交叉存储体得情况下访存耗时都为64Ｔ。
(1）该访问序列访存如图所示：
Ｍ０ M1 Ｍ2 M3 M４ M５ M6 M7
、、、 １ 1 1 、、、 11０08 、、、 、、、 、、、 1２８ 2２8 、、、 、、、 １ 、、、 、、、 、、、 ４8 、、、 、、、 、、、 1 ５8 、、 、、、 、、、 、、、 、、、 、、、 078 、、、 、、、 １016８ 101７8 则访问该段序列所用时间为T＋６３*Ｔ/8 = ７１T/８ 故速度提升倍数为：（6４T＊8）/７1Ｔ=7、2倍 (2）该访问序列访存如图所示：
M0 Ｍ1 M2 M3 Ｍ４ M５ M6 M７ 、、、 、、、 1０108 1０２0８ 、、、 12008 、、、 、、、 、、、 、、、 、、、 、、、 1002８ 、、、 、、、 、、、 、、、 、、、 、、、 、、、 、、、 、、、 １０0４8 、、、 、、、 、、、 、、、 、、、 、、、 、、 、、、 、、、 １0068 、、、 、、、 、、、 、、、 、、、 、、、 、、、 、、、 则访问该段序列所用时间为3T + 6３＊２Ｔ/8 = 7５T/4
故速度提升倍数为：(６4T＊4)／75Ｔ＝3、4１ (3)该访问序列访存如图所示：
M0 Ｍ1 M２ M３ M4 M５ Ｍ６
Ｍ7
、、、 、、、 、、、 、、、 1030８ 、、、 、、、 1300８ 、、、 、、、 1０118 、、、 、、、 1０418 、、、 、、、 、、、 、、、 １０228 、、、 、、、 、、、 、、、 １００38 、、、 、、、 1０３38 、、、 、、、 、、、 、、、 10１４8 、、、 、、、 104４８ 、、、 、、、 、、、 、、、 10２5８ 、、、 、、、 、、、 、、、 10068 、、、 、、、 10３68 、、、 、、、 、、、 、、、 10１7８ 、、、 、、、 1047８ 、、、 则访问该段序列所用时间为４Ｔ+ ６3*3T/８＝ ２２1T/8
故速度提升倍数为：（64Ｔ＊8)／2２1Ｔ=2、3
4、１1 用16K?1位得DRAM芯片构成６4K?８位得存储器，设存储器得读写周期为0、５?ｓ，要使CPＵ在1?s内至少访问存储器一次，问采用哪种刷新方式比较合适？若每行刷新间隔不超过２ms,该方式下刷新信号得间隔就是多少?
解：由于要使CPU在1?ｓ内至少访问存储器一次,而存储器得读写周期为0、5?s，故不可采用集中式刷新方式，因为集中就是刷新得死时间会超过1?s，从而不可保证CPU在１?s内至少访问存储器一次，故采用异步刷新方式比较合适。
设1６K?1位得DRAＭ芯片采用地址复用后,采用1２8＊1２8得排列方式,则将２ms分成128个时间段，每段得时间为：20０0?s/１2８=15、６２５?s，即刷新信号得产生周期为１5、625?s
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4、12设Cａｃhe得容量为2块,每块就是一个32位字,主存容量就是Cache容量得256倍,其中有如表４、11所示数据（地址与数据均采用16进制表示)、
表4、11 主存数据分布情况
地址 00000０ ０00008 0100０4 ０１FＦFC FFFFF8 数据 ９ＡBEFCＤ0 4FFFＦC6８ 0１ＢＦ24６0 将主存中这些数据装入到Cacｈe后， Cａcｈｅ各块中得数据内容及相应得标志就是什么？ (1)全相联映射 (2)直接相联映射 (３）组相联映射 解：(１)全相联映射
全相联映射方式下，主存得一个数据块可映射到Cacｈｅ得任意行,表中共有5个地址，数据从主存映射到Cａchｅ后占用其中得5行，假设就就是Ｃaｃhｅ得前５行，具体分布如下表所示。
Cacｈe行 标志 ０ ０0，00０0,000０，0000，０00０,0０0０ （0０0０0０H） 1 00，0000，0000,000０，000０,0０10（０数据 2 3 4 00002H） 0０,0000，０100,00００,000０,000１(00４001H） 0０，0000，０1１1，111１，1111,１11１（007FFFＨ） 11，１111，１1１1,1111,1111,１110（０3FＦFＦEＨ） 9ＡBEＦCＤ0 ４FFＦＦC68 01BF２4６0 (2)直接相联映射
该方式下,主存得一个数据块只能射到Cａchｅ得特定行,表中共有5个地址，数据从主存映射到Cacｈe后占用其中得特定得5行.由于一个数据块为３２位，即４B，所以，只需要用主存地址得最后2位表示块内偏移地，由于Ｃａｃhｅ有16K行，所有，去掉最后2位地址后得连续1４位就表示主存数据块映射到得Cａｃhe行,剩余得8位即为对应得标志、具体分布如下表所示。 Caｃhe行 00 0000 0000 0000（００00行) 00 000０ 0000 ０010（0０0２行) 0０ 00０0 0000 000１(０0０1行) １1 111１ 1１11 1１11（０３ＦFF行） 11 1111 11１1 111０（03ＦFE行） 标志 ００00 0０00 000０ ０000 0０0０ ００01 00０0 0001 11１1 1１11 数据 9AＢEFCＤ0 4ＦFFFC68 01BF2460 (3)组相联映射：（假设采用得就是四路组相联1)
该方式下,主存得一个数据块只能射到Ｃache得特定组中得任意行，假定Cache采用四路组相联，则Cachｅ共分为４K组。由于一个数据块为32位,即4B，所以,只需要用主存地址得最后2位表示块内偏移地,由于Cache有4K组,因此，去掉最后2位地址后得连续12位就表示主存数据块映射到得Cache组，剩余得10位即为对应得标志、具体分布如下表所示。
Cachｅ组 标志 ０00０ 0000 ０00０(00０组任意０0 000０ 0００行） ０ 0000 ００0０ 0010(002组任意行） ０0 0000 000０ 0000 ０００0 0001(０01组任意行) 00 ００00 ０１00 1１１1 1111 1111（０FFF组任意行） ０0 000０ 0111 1１11 11１1 111０(0ＦFE组任意11 1１11 1111 行) 数据 9ABEFCＤ0 4FFＦＦC６8 0１BF２460 4、13 某计算机Cache由64个存储块构成，采用四路组相联映射方式、主存包含４09６个存储块,每块由1２8个字组成、访问地址为字地址、 （1）求主存地址与Ｃache地址各有多少位？
(2)按照题目条件中得映射方式,列出主存地址得划分情况,并标出各部分得位数、 解:（1)主存容量为:4096*1２8=512ＫW 故主存地址位数为:19位 Cache容量为：64*128=8ＫW 故Cａche地址位数为：13位 (2)每个组中包含得存储块得个数为：4块 故索引字段(Iｎdex）位数为：2位
由于每块由1２8个字组成、访问地址为字地址,故块内地址得位数为：7位 故标记部分（Ｔag)得位数为：10位 则主存地址划分情况如下：