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基于FPGA的超高速数据采集传输系统的设计与实现

作者：焦喜香 罗进川 向海生

来源：《山东工业技术》2016年第13期

摘 要：介绍了基于软件无线电的设计思想，采用FPGA与12合1光纤模块来实现高速宽带数字采集传输系统的设计，详细阐述了该系统的实现方法、注意事项以及主要的指标测试。实践证明该系统可以很好的运用于通信、雷达系统以及电子测量等领域。 关键词：ADC ；FPGA；12合一光纤模块；高速采集 DOI：10.16640/j.cnki.37-1222/t.2016.13.143 1 引言

随着国防、电子通信以及测量等领域的发展，信号速度越来越快，系统处理的信号带宽越来越宽，对接收机的要求也越来越高。软件无线电的设计思想是尽量减少接收链路中模拟环节（如混频、滤波等），将天线感应的射频模拟信号直接进行数字化，该思想是实现宽带接收机主要途径之一。鉴于目前宽带天线、ADC等技术的发展，实现一个理想的软件无线电平台的条件还不具备，但基于中频数字信号处理的中频收发技术已相当成熟。因此可采用软件无线电的中频接收技术，减少前端的模拟环节，要尽可能多地用软件处理来实现回波信号的接收[1]。下面就主要介绍基于软件无线电思想采用FPGA技术的超宽带数字接收机的工作原理和设计方法。 2 系统设计原理

在雷达系统中，数字采集模块将雷达回波信号进行模数变换、处理，按照要求的接口形式以及传输协议实现数据输出。在本系统中采用软件无线电的思想来完成数字采集系统的设计，因此对回波数据采集处理传输都提出很高的要求。系统中采用高速ADC、高端FPGA以及高速光纤模块为硬件平台来实现数据的采集传输。 2.1 器件选型考虑

波该系统硬件电路设计以FPGA为核心的，为了保证处理速度和逻辑单元的容量采用Xilinx 公司Virtex-7系列FPGA XC7V485TFHG1761。XC7V485TFHG1761拥有37，080个RAM资源、2800个25×18的乘法器和485，560个逻辑资源，且通道数据率达10Gbps以上的Transceiver数量达56个，其工作速度快，资源丰富，可以在内部进行包括数字下变频、中频滤波、数据融合等处理运算，然后利用内部高速Transceiver以及光纤模块来进行数据传输，

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可以满足海量数据传输的要求。ADC选用在四通道模式下单通道最高采样率可达1.25Gsps，单通道模式下最高采样率可达5Gsps的e2v公司EV10AQ190 。 2.2 时钟管理模块

采样为了保证雷达回波数据的一致性，就要实现8个通道的同步采样，因此两个ADC要使用同相时钟采样。输入的采样时钟信号经过时钟芯片ADCLK925做1：2扇出处理，然后再传送至两片ADC，两个时钟的最大时延为10ps[2]。采用具有锁相、分频、倍频、移相等功能的时钟管理芯片AD9516来产生光纤数据发送的参考时钟，然后采用时钟扇出芯片进行1：12扇出给FPGA。同时还可对该时钟进行调整，满足不同系统数据输出需求。 2.3 高速数据传输

本系统中雷达回波中频信号的带宽为400MHz，中频为900MHz，根据带通采样定律，中频信号频率fo和采样频率fs满足的关系，则此时的正交变换的乘法运算简单。因此可确定数字接收机以1200MHz采样率对中频信号进行量化，并以LVDS电平传输给FPGA。单板总的数据量为8（通道）×2（I/Q）×0.6GHz（采样率）×8bits（位宽），经过8b/10b编码后，总的数据量为96Gbps。 2.4 电路设计注意事项

高速电路板级设计时要避免产生信号完整性以及电源完整性等问题。 因此在设计中要有如下的注意事项：

首先布局时要考虑模数电路分开，PCB叠层要对称设计，防止电路板翘曲；走线时的优先考虑时钟线，要尽可能的短，同时可采用包地处理；ADC与FPGA之间的数据传输线采用LVDS差分线，走线时要保证每一对都要等长、等间距，同时80对信号线长度要尽量保持一致，误差控制在±3mm以内，使高速信号传输路径的阻抗尽量保持连续，减小信号畸变和反射[3]；FPGA与光模块之间的数据线同样有此要求，并且尽量不要走过孔。如果不能避免的话，过孔尽量用小直径的孔，同时在层叠安排上以Stub 最短为原则。在外部电源输入端以及内部每个电源芯片输出端加EMI滤波器，抑制尖峰干扰，减小电源纹波。

再次要进行电源完整性和信号完整性仿真。对板级系统电路关键信号线进行信号完整性仿真，减小线间串扰，提高隔离度；同时对关键信号传输线进行眼图仿真，注意阻抗匹配，减小传输的误码率；对PCB进行电源完整性仿真，通过在合适的位置加恰当容值的去耦电容，来降低电源和地平面上的目标阻抗，尽可能不要将关键的器件和走线放在谐振较大的区域。同时要考虑电磁兼容，系统外结构要进行适当的电磁屏蔽措施，提高系统性能，减少外界对系统的干扰以及系统对前端模拟的干扰。 3 FPGA软件设计

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为在目前雷达系统的应用中，该采集板主要完成雷达回波数据采集处理传输，同时接收监控的控制码，传送给射频前端。FPGA内部的逻辑框图如图1所示。

首先FPGA中集成的高速SERDES通道把ADC传输过来的高速LVDS信号实现串并转换，降速为FPGA可处理的低速并行信号。然后进行数字下变频（DDC）操作得到基带I/Q正交数据，经过延迟校正后，将该数据与控制信息、惯导数据按照传输协议进行组帧，经过GTX逻辑产生串行数据流由光模块发送到信号处理进行后续的处理。同时通过光模块接收后端信号处理传输过来的信息，按照传输协议进行解帧、控制字提取等操作，从而实现对射频前端的控制。

其中GTX收发器每个高速Transceiver通道数据率达10Gbps以上，主要完成高速串行数据的收发，内置8b/10b编解码、串并/并串转换以及时钟等模块。首先将组帧模块送来的数据进行对齐、编码和并串转换操作，再通过光模块将数据给信号处理；另一方面将光电转换后的信号处理送来的数据进行串并转换、解码和缓冲处理，恢复出信息给解帧模块。数字下变频是整个逻辑的核心，主要是通过数据与数控振荡器（NCO）生成的余选、正弦波信号相乘，然后H经过半带滤波器（BF）和有限冲击响应滤波器（FIR）进行抽取和滤波操作，得到I支路和Q支路数据[4]。时钟管理模块主要完成FPGA内部所有逻辑所需时钟的产生，其中包括采样时钟的扇出，通过20MHz基准时钟经过时钟管理芯片的倍频、分频、移相、扇出等操作产生GTX Transceiver 发送接收参考时钟，同时由20MHz时钟分频产生内部时序控制所需10MHz本地逻辑时钟等。同时由于FPGA的Transceiver通道高达10Gbps数据传输率以及2800个乘法器等资源，且12合1光纤模块通道传输速率为10.32Gbps，内部可以实现重采样和数据的1：2分发传输。 4 测试结果

根据需要，我们主要对ADC的有效位以及数字下变频后的信噪比、无杂散动态范围进行测试。设定ADC的采样率为1.2GSPS，输入频率为905MHZ，幅度为-6dBm的正弦波信号进行采集测试，然后保存数据，运用Matlab程序进行分析。

从图2可以看出，有效位可以达到6.6bit，信噪比SNR可以达到44.3dB，无杂散动态范围为47.6dBFS。对另外几个通道进行相同的测试，结果都可以实现此结果。 5 结语

本文介绍的高速采集系统以ADC、FPGA以及高速光纤模块为硬件平台，可实现8通道1.2Gsps，传输数据量高达96Gbps的数据采集传输系统，且可扩展实现最大为5GHz带宽数据采集，该采集板已成功运用于某雷达信号采集处理系统中，且由于其具有很好的软件化、通用性和可扩展性等特点，可运用于多部雷达信息处理系统。 参考文献：