内容发布更新时间 : 2024/5/18 11:24:48星期一 下面是文章的全部内容请认真阅读。

AD9854

特征

·300M内部时钟频率 ·可进行频移键控（FSK），二元相移键控（BPSK），相移键控（PSK），脉冲调频（CHIRP），振幅调制（AM）操作

·正交的双通道12位D/A转换器

·超高速比较器，3皮秒有效抖动偏差 ·外部动态特性：

80 dB无杂散动态范围（SFDR）@ 100 MHz (±1 MHz) AOUT

·4倍到20倍可编程基准时钟乘法器 ·两个48位可编程频率寄存器 ·两个14位可编程相位补偿寄存器

·12位振幅调制和可编程的通断整形键控功能 ·单引脚FSK和BPSK数据输入接口 ·PSK功能可由I/O接口实现

·具有线性和非线性的脉冲调频（FM CHIRP）功能，带有引脚可控暂停功能 ·具有过渡FSK功能

·在时钟发生器模式下，有小于25 ps RMS抖动偏差 ·可自动进行双向频率扫描 ·能够对信号进行sin(x)/x校正 ·简易的控制接口：

可配置为10MHZ串行接口，2线或3线SPI兼容接口或100MHZ 8位并行可编程接口 ·3.3V单电源供电 ·具有多路低功耗功能 ·单输入或差分输入时钟 ·小型80脚LQFP 封装

应用

·便携式频率特性分析仪 ·可编程时钟发生器

·应用于雷达和扫频系统的脉冲调频信号源 ·测试和测量设备

·商业和业余的射频（RF）发射机

概述

AD9854数字合成器是高集成度的器件，它采用先进的DDS技术，片内整合了两路高速、高性能正交D/A转换器通过数字化编程可以输出I、Q两路合成信号。在高稳定度时钟的驱动下，AD9854将产生一高稳定的频率、相位、幅度可编程的正弦和余弦信号，作为本振用于通信，雷达等方面。AD9854的DDS核具有48位的频率分辨率（在300M系统时钟下，频率分辨率可达1uHZ）。输出17位相位截断保证了良好的无杂散动态范围指标。AD9854允许输出的信号频率高达150MHZ，而数字调制输出频率可达100MHZ。通过内部高速比较器正弦波转换为方波输出，可用作方便的时钟发生器。器件有两个14位相位寄存器和一个用作BPSK操作的引脚。对于高阶的PSK调制，可通过I/O接口改变相位控制字实现。具

有改进DDS结构的12位I和Q通道D/A转换器可以提供较大的带宽并有较好的窄带无杂散动态范围（SFDR）。如果不使用Q通道的正交功能，它还可以通过配置，由用户编程控制D/A转换。当配置高速比较器时，12位D/A输出的方波可以用来做时钟发生器。它还有两个12位数字正交可编程幅度调制器，和通断整形键控功能，并有一个非常好的可控方波输出。同时脉冲调制功能在宽带扫频中也有重要应用。AD9854的300M系统时钟可以通过4X和20X可编程控制电路由较低的外部基准时钟得到。直接的300M时钟也可以通过单端或差分输入。AD9854还有单脚输入的常规FSK和改进的斜率FSK输出。AD9854采用先进的0.35微米COMS工艺在3.3V单电源供电的情况下提供强大的功能。 AD9854采用节省空间的80脚LQFP表面装配封装和改进散热的80脚LQFP封装。AD9854的引脚与AD9852的单频信号发生器模式相兼容。AD9854的特定操作允许温度是工业级范围：-40到85摄氏度。

引脚配置和功能描述

图1 管脚配置

表1 引脚功能描述表 引脚号 记述 功能描述 八位并行可编程数据输入。只用于并行可编程模式。1 to 8 RD/CS 9, 10, 23, 24, 25, 73, 74, 79, DVDD FSK/BPSK/HOLD 80 11, 12, 26, 27, 28, 72, 75, 76, DGND 没有内部连接。 NC A5 toA0 SHAPED KEYING 77, 78 13, 35, 57, 58, 63 14 to 19 AGND AVDD D7 to D0 连接数字电路电源输入。正常情况下相对于模拟地和数字地的正向电位是3.3V。 连接数字电路的回路地。 与模拟地具有相同的电位。 可编程寄存器的六位地址输入。 仅用于并行可编程模式。引脚 17 (A2), 18 (A1), Pin 19 (A0)在选择串行模式时还有第二功能，后面有具体描述。 串行通信总线的I/O允许复位端，由于编程协议的不成熟而没有应答VOUT (17) VINP A2/IO RESET 信号产生。 在这种方式下复位及不影响以前的编程设置也不影响表7中的默认编程设置。高电平时复位有效 单向串行数据输出端。应用于3线串行通信模式中。 IOUT2 IOUT2 (18) (19) DACBP A1/SDO 双向串行数据输入/输出端。应用于2线串行通信模式中。 A0/SDIO I/O UD CLK 双向I/O更新时钟。方向的选择在控制寄存器中设置。如果作为输入端， 时钟上升沿将I/O端口缓冲器的内容传送到可编程寄存器。如果作为输出端(默认), 输出一八个系统时钟周期的单脉冲 (由低到高) 表示内部频率更新已经发生。 20 DAC RSET PLL FILTER 21 REFCLK 22 REFCLK S/P 写并行数据到I/O端口寄存器。复用功能为SCLK时，串行时钟与串行总线相结合，数据在时钟上升沿锁存。 当选择并行模式时这个管脚WR/SCLK RD/CS 复用为WR功能。模式选择在第70脚 (S/P 选择)。 从可编程寄存器中读出并行数据。复用功能为CS时， 片选端与串行可编程总线相结合，低电平有效。当选择并行模式时这个管脚复用为 RD 功能。 SELECT MASTER RESET