内容发布更新时间 : 2024/4/28 13:49:35星期一 下面是文章的全部内容请认真阅读。
（1） 复习TTL集成逻辑门的有关内容，认真阅读使用TTL门的注意事项。 （2） 了解数字电路实验箱的结构、功能及使用方法。
（3） 写出集成芯片74LS00（四2输入与非门）、74LS04（六反相器）、74LS08
（四2输入与门）、74LS10（三3输入与非门）、74LS20（二4输入与非门）的真值表。
六、 实验报告与思考题
(1)列表记录74LS00、74LS04、74LS08、74LS10、74LS20实验结果，写出各芯片的逻辑功能。
(2)怎样判断门电路逻辑功能是否正常？
(3)与非门一个输入端接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？
附：实验TTL集成芯片引脚排列和逻辑符号
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实验2 组合逻辑电路的设计
一、 实验目的
1、加深理解组合逻辑电路的特点和一般分析方法。 2、掌握组合逻辑电路的分析方法和设计方法。
二、 实验设备及材料
数字逻辑电路实验箱，集成芯片74LS00（四2输入与非门）、74LS04（六反相器）、74LS10（三3输入与非门）、74LS20（二4输入与非门）和导线若干。
三、 实验原理
组合逻辑电路的设计是指根据已知条件和所需实现的逻辑功能，设计出最简单的逻辑电路图。设计思想如图2-1所示，用门电路设计组合逻辑电路的步骤为 1、根据题目逻辑问题的要求，确定输入变量和输出变量“0”和“1”的含义，列出真值表。
2、由于真值表写出逻辑函数表达式，或者直接画出函数的卡诺图。 3、对逻辑函数化简或变换，得到所需的最简表达式。
4、由最简表达式用给定的或相应的逻辑门构成电路，画出逻辑电路图。 5、验证设计的正确性。
图2-1 组合逻辑电路的设计思路与步骤
四、 实验内容
组合逻辑电路的设计：4位代码数字锁设计电路。
使用最少的与非门、非门设计一把四位输入数字锁，如图所示，A,B,C,D为输入的四个代码。每把锁有四位数字代码（如0101，1001等）。不开锁时，既没有输入（A,B,C,D均为零），信号输出为0（Z1=0，Z2=0）。如果输入代码符合该锁的
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代码时，锁才能被打开（ Z1=1，Z2=0）；如果不符，开锁时，电路发出报警信号（Z1=0，Z2=1）。
五、 预习要求
1、复习各种基本门电路的功能。
2、设计4位代码数字锁设计电路，要求写出步骤（真值表、卡诺图、逻辑表达式），用实验给定的集成芯片实现逻辑电路。
3、把所设计的逻辑电路利用multisim软件实现仿真并验证电路的正确性。
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实验3 译码器及其应用
一、 实验目的
1、掌握3线-8线译码器的逻辑功能。 2、掌握3线-8线译码器的应用。
3、掌握用中规模集成芯片74LS138实现逻辑函数和数据分配器的方法。
二、 实验设备及材料
数字逻辑电路实验箱，集成芯片74LS20、74LS138
三、 实验原理
译码器是编码的逆过程，将二进制代码所表示的信息翻译出来，称为译码。实现译码功能的电路称为译码器。译码器在数字电路中应用广泛，不仅用于代码转换、终端的数字显示，还用于数据分配、存储器寻址和组合控制信号等。常用的译码器有二进制译码器，二—十进制译码器和七段译码器。不同的功能可选用不同种类的译码器。二进制译码器是将n位二进制代码译成电路的2n种输出状态。一般原理如图3-1所示。
图3-1 译码器原理图
中规模3线－8线译码器集成芯片74HC138含有输入使能端，n个输入端，2n个输出端。当使能输入端满足要求时，输入一组代码，输出对应十进制的只有一个低电平为有效电平，其余的输出为无效状态高电平。每一组输出所代表的函数对应于n个输入变量的最小项。二进制译码器实际上也是负脉冲输出的脉冲分配器，若利用使能端中的一个输入端输入数据信息，器件就称为一个数据分配器（又称为多路数据分配器）。 中规模集成译码器74LS138：
74LS138是集成3线－8线译码器，在数字系统中应用比较广泛。
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图3-2 74LS138译码器引脚排列图
图3－2是其引脚排列。 其中 A2 、A1 、A0 为地址输入端，端，
为使能端。
为译码输出
四、 实验内容
1、74LS138译码器逻辑功能测试（验证性实验）
集成芯片74LS138的8脚接地，16脚接电源（+5V），使能端E3接高电平，使能端
为低电平，输出端
分别接到8个发光二极管显示，以低电平
灭灯显示十进制数，输入端接逻辑拨位开关，输入二进制数据。实验结果记入表3-1中。
表3-1 测试译码器74LS138逻辑功能表
使能端 输入端 A1 ╳ ╳ 输出 A0 ╳ ╳ ?3 ?2 ?1 A2 ╳ ╳ ?0 ?1 ?2 ?3 ?4 ?5 ?6 ?7 1 ╳ ╳ ╳ ╳ 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 10