内容发布更新时间 : 2024/12/27 17:19:35星期一 下面是文章的全部内容请认真阅读。

研究生入学试卷（一）

一、填空题

1 字符信息是符号数据，属于处理（ ）领域的问题，国际上采用的字符系统是七单位的（ ）码。

2 按IEEE754标准，一个32位浮点数由符号位S（1位）、阶码E（8位）、尾数M（23位）三个域组成。其中阶码E的值等于指数的真值（ ）加上一个固定的偏移值（ ）。

3 双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（ ）并行技术，后者采用（ ）并行技术。

4 虚拟存储器分为页式、（ ）式、（ ）式三种。

5 安腾指令格式采用5个字段：除了操作码（OP）字段和推断字段外，还有3个7位的（ ）字段，它们用于指定（ ）2个源操作数和1个目标操作数的地址。

6 CPU从内存取出一条指令并执行该指令的时间称为（ ），它常用若干个（ ）来表示。

7 安腾CPU中的主要寄存器除了128个通用寄存器、128个浮点寄存器、128个应用寄存器、1个指令指针寄存器（即程序计数器）外，还有64个（ ）和8个（ ）。

8 衡量总线性能的重要指标是（ ），它定义为总线本身所能达到的最高传输速率，单位是（ ）。

9 DMA控制器按其结构，分为（ ）DMA控制器和（ ）DMA控制器。前者适用于高速设备，后者适用于慢速设备。

10 64位处理机的两种典型体系结构是（ ）和（ ）。前者保持了与IA-32的完全兼容，后者则是一种全新的体系结构。 二、简答题

已知：[X]补=1.X1X2X3X4X5X6

求证：[X]原= __1____2__3__4__51.XXXXXX?62

?6三、分析题

某机字长32位，存储器按字节编址，CPU可提供数据总线8条（D7～D0），地址总线18条（A17～A0），控制线1条（WE#），目前使用的存储空间为16KB，

全部用4K×4位的RAM芯片构成，要求其地址范围为08000H ～ 0BFFFH（可有地址重叠区）。

请回答下列问题：

⑴该CPU可访问的最大存储空间是多少？

⑵目前使用的存储空间需要多少个上述RAM芯片？ ⑶画出CPU与RAM芯片之间的连接图（要求用138译码器实现地址译码）。 ⑷如果该系统中存储器按字编址，那么该CPU可访问的最大存储空间是多少？

四、分析题

某计算机系统采用的中断系统中，禁止中断嵌套，请用框图形式说明一次中断处理的全过程，并作简要说明。 五、分析题

某机字长32位，指令单字长，指令系统中具有二地址指令、一地址指令和零地址指令各若干条，已知每个地址长12位，采用扩展操作码方式，问该指令系统中的二地址指令、一地址指令、零地址指令各最多能有多少条？ 六、计算题

某机字长32位，定点表示时，最高位为符号位，浮点表示时，阶码占10位，尾数占22位（各包含一位符号位），（要求用补码考虑数的大小）

请回答下列问题：

⑴带符号定点小数的表示范围是多少？ ⑵浮点表示时，负数的表示范围是多少？

研究生入学试卷（二） 一、填空题

1 在计算机术语中，将ALU控制器和（ ）存储器合在一起称为（ ）。 2 数的真值变成机器码可采用原码表示法，反码表示法，（ ）表示法，（ ）表示法。

3 广泛使用的（ ）和（ ）都是半导体随机读写存储器。前者的速度比后者快，但集成度不如后者高。

4 反映主存速度指标的三个术语是存取时间、（ ）和（ ）。

5 形成指令地址的方法称为指令寻址，通常是（ ）寻址，遇到转移指令时（ ）寻址。

6 CPU从（ ）取出一条指令并执行这条指令的时间和称为（ ）。 7 RISC指令系统的最大特点是：只有（ ）指令和（ ）指令访问存储器，其余指令的操作均在寄存器之间进行。

8 微型机的标准总线，从带宽132MB/S的32位（ ）总线发展到64位的（ ）总线。

9 IA-32表示（ ）公司的（ ）位处理机体系结构。

10 安腾体系机构采用显示并行指令计算技术，在指令中设计了（ ）字段，用以指明哪些指令可以（ ）执行。 二、证明题

已知：[X]补=X0.X1X2X3......Xn 求证：[?X]补=X0.X1X2X3......Xn?2 三、计算题

已知：X = — 0.10111101 ×

Y = + 0.00000101 × 求： X+Y = ? X - Y = ？

四、设计题

某机字长32位，采用微程序控制方式，微指令字长40位，采用水平型直接控制与编码控制相结合的微指令格式、断定方式，共有微命令40个，其中有10个微命令采用直接控制方式，30个微命令采用编码控制方式，共构成4个相斥类，各包含4个、16个、8个和2个微命令，可判定的外部条件有4个（CF、ZF、SF、OF）

⑴设计出微指令的具体格式

⑵控制存储器容量可达到多少位？ ⑶画出微程序控制器的结构框图 五、设计题

某计算机系统中，CPU可输出20条地址线（A19～A0），8条数据线（D7～D0）和1条控制线（WE#），主存储器按字节编址，由容量为8KB的ROM和32KB的RAM构成，拟采用8K × 4位的ROM芯片2片，32K × 2位的RAM芯片4片。

要求：ROM的地址范围为18000H～19FFFH，RAM的地址范围为98000H～9FFFFH，画出CPU与主存储器的连接图。 六、计算题

某机字长64位，加法器中每4位构成一个小组，每4个小组构成一个大组，全加器的进位延迟时间为20ns，求和延迟时间为30ns，小组内并行进位的延迟时间、大组内和大组间的并行进位的延迟时间均为20ns

⑴该加法器采用串行进位方式时，完成一次加法需要多少时间？

⑵该加法器采用单级分组时，小组内采用并行进位，小组件采用串行进位，完成一次加法需要多少时间？ ⑶该加法器采用两级分组时，小组内采用并行进位、大组间也采用串行进位，完成一次加法需要多少时间？

⑷该加法器采用两级分组时，小组内、大组内、大组间均采用并行进位时，

__ ________?n2?011

2?001完成一次加法需要多少时间？

研究生入学试卷（三）

一、 填空题

1 定点32位字长的字，采用2的补码形式表示时，一个字所能表示的整数范围是（ ）。

2 IEEE754标准规定的64位浮点数格式中，符号位为1位，阶码为11位，尾数为52位，则它能表示的最大规格化正数为（ ）。

3 浮点加、减法运算的步骤是（ ）、（ ）、（ ）、（ ）、（ ）。 4 某计算机字长32位，其存储容量为64MB，若按字编址，它的存储系统的地址线至少需要（ ）条。

5 一个组相联映射的Cache，有128块，每组4块，主存共有16384块，每块64个字，则主存地址共（ ）位，其中主存字块标记应为（ ）位，组地址应为（ ）位，Cache地址共（ ）位。

6 CPU从主存取出一条指令并执行该指令的时间叫（ ），它通常包含若干个（ ），而后者又包含若干个（ ）。

7 某中断系统中，每抽取一个输入数据就要中断CPU一次，中断处理程序接收取样的数据，并将其保存到主存缓冲区内。该中断处理需要X秒。另一方面，缓冲区内每存储N个数据，主程序就将其取出进行处理，这种处理需要Y秒，因此该系统可以跟踪到每秒（ ）次中断请求。

8 在计算机系统中，多个系统部件之间信息传送的公共通路称为（ ）。就其所传送信息的性质而言，在公共通路上传送的信息包括（ ）、（ ）、（ ）。 9 在虚存系统中，通常采用页表保护、段表保护和键保护方法实现（ ）保护。

10 安腾体系结构采用推测技术，利用（ ）推测方法和（ ）推测方法提高指令执行的并行度。 二、 计算题

1 设由S，E，M三个域组成的一个32位二进制字所表示的非零规格化数x，真值表示为

X=(-1)S ×(1.M)×2E-128 问：它所能表示的规格化最大正数，最小正数，最大负数，最小负数是多少？

2 CPU执行一段程序，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns 求：

⑴cache/主存系统的效率；

⑵平均访问时间。 三、 分析题

一台处理机具有如下指令格式：

2位

6位

3位

3位

X OP 源寄存器 目标寄存器 地址 格式表明有8个通用寄存器（长度16位），X指定寻址模式，主存实际容量为256k字。 四、设计题

所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W#信号控制），AR为主存地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有控制信号，例中yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标注的线为直通线，不受控制。

现有―ADD R2,R0‖指令完成(R0)+(R2)→R0的功能操作。请画出该指令的指令周期流程图，并列出相应的微程序控制信号序列。假设该指令的地址已放入PC中。

五、设计题

刷新存储器（简称刷存）的重要性能指标是它的带宽。实际工作中，显示适配器的几个功能部分要争取刷存的带宽。假设总带宽50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。

⑴若显示工作方式采用分辨率为1024*768，颜色深度为3Byte，刷新频率为72HZ,计算刷存总带宽应为多少？

⑵为达到这样高的刷存带宽，应采取何种技术措施？ 六、设计题

指令流水线有取指令（IF）、译码（ID）、执行（EX）、访存（MEM）和写回寄存器堆（WB）五个过程段，共有12条指令连续输入此流水线。