内容发布更新时间 : 2024/5/4 2:49:14星期一 下面是文章的全部内容请认真阅读。

用Verilog语言实现任意整数分频器

分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行分频的方法：

第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。电路上只需一个D触发器和一个非门即可实现，Q(n+1)=D，D=~Q(n),clk_out=Q(n+1) .

第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：

占空比为非50%的三分频时钟，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。 module three(clk_in,rst,clk_out); // 三倍频 inputclk_in,rst; output clk_out; reg clk_out;

reg [1:0] count;

always @(negedgerst or posedgeclk_in) begin

if(rst==0) begin count<=0; clk_out<=0; end else

begin count<=count+1;

if(count==1) clk_out<=~clk_out;

else if(count==2) begin clk_out=~clk_out; count<=0; end end end

endmodule

仿真图

另一种实现：

module div3(CLKIN,CLKOUT,RESETn); //依然是三倍频 inputCLKIN,RESETn;

output CLKOUT; wire d; wireCLKOUT; reg q1,q2;

always @(negedgeRESETn or posedge CLKIN) begin

if (RESETn==1'b0)q1<=1'b0; elseq1<=d; //q1是d延迟一个时钟后的信号 end

always @(negedgeRESETn or posedge CLKIN) begin

if (RESETn==1'b0) q2<=1'b0; elseq2<=q1; //q2是q1延迟一个时钟后的信号 end

assign d=~q1 & ~q2; //d在一个周期内，一个clk为高，另外两个clk为低 assign CLKOUT=q2; endmodule

仿真图

电路中，利用两个D触发器和简单的门电路即可实现。 如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。

这种方法可以实现任意的奇数分频。归类为一般的方法为：

? 对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选

定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。

? 再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，

进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。

? 两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。

举例：用Verilog语言写的三分频电路 方法一：

//上升沿触发的分频设计

module three(clkin, clkout); input clkin;//定义输入端口

output clkout;//定义输出端? reg [1:0] step1, step; always @(posedgeclkin)

begin

case (step) //这个状态机就是一个计数器

2'b00: step<=2'b01; 2'b01: step<=2'b10; 2'b10: step<=2'b00; default :step<=2'b00; endcase end

always @(negedgeclkin) //step1与step相差半个clk

begin

case (step1)

2'b00: step1<=2'b01; 2'b01: step1<=2'b10; 2'b10: step1<=2'b00; default :step1<=2'b00; endcase end

assign clkout=step[1] | step1[1]; //利用step和step1高位的或运算，实现在1.5个clk时翻转。 endmodule

用Verilog语言写五分频电路，占空比为50％： module div_5 ( clkin,rst,clkout ); input clkin,rst; output clkout;

reg [2:0] step1, step2; always @(posedgeclkin ) if(!rst)step1<=3'b000; elsebegin

case (step1)

3'b000: step1<=3'b001; 3'b001: step1<=3'b011; 3'b011: step1<=3'b100; 3'b100: step1<=3'b010; 3'b010: step1<=3'b000; default:step1<=3'b000; endcase end

always @(negedgeclkin )