内容发布更新时间 : 2024/12/23 11:01:45星期一 下面是文章的全部内容请认真阅读。

9.如何选用CPLD和FPGA？ 答：

CPLD/FPGA的选择主要根据项目本身的需要，对于规模不大且产量不高的应用，通常使用CPLD比较好。对与大规模的逻辑设计、AIC设计或单片系统的设计，则多采用FPGA。从逻辑规模上讲FPGA覆盖了逻辑门书5000～2000000门的大中规模。目前，FPGA的主要应用有三个方面：

● 直接使用与电路系统； ● 硬拷贝； ● 逻辑验证；

由上可知，FPGA和CPLD的选择需要根据具体系统的性能、成本、安全等需求进行折中，制定一个性价比高的方案具有非常重要的意义。

10.MAX7000S器件的I/O控制块共有几种工作方式？ 答：

I/O控制块允许每个I/O引脚单独地配置成输入/输出和双向工作方式。

11.宏单元的触发器有几种时钟控制方式？ 答：

触发器完成D型、JK型或T型等逻辑功能。

12.简述EAB的工作原理？

嵌入式阵列块是一种在输入/输出端口带有触发器的RAM电路。它由可编程设置的RAM、输入/输出D触发器、局部互联通道、控制逻辑电路和输出电路组成。EAB可以用来实现不同的存储功能和复杂的逻辑功能。

第3章 EDA习题答案

3.7.1填空

1.HDL主要有 ABEL-HDL 、 AHDL 、 VHDL 、 Verilog 四种。 2.VHDL的IEEE标准为IEEE STD 1076-1993。

3.VHDL实体由实体说明语句（ENTITY）、类属说明语句（GENERIC）、端口说明语句（PORT）、结束语句（END）组成。 4.VHDL结构体由结构体说明语句、功能描述语句组成。 5.VHDL标识符有 短标识符、 扩展标识符两种。

6.VHDL中的对象是指 常量 、 变量 、 信号 、 文件 。

7.VHDL中数据类型转换可以采用类型标记法、函数转换法、常数转换法。

8.VHDL定义的基本数据类型包括整数、实数、位、位矢量、布尔、字符、字符串、自然数、时间、错误类型十种。 9.VHDL有逻辑运算符、关系运算符、算术运算符、并置运算四类操作符。 10.VHDL有 行为级 、 门级 、 数据流 、 混合型 四种描述风格。

11.VHDL的顺序语句只能出现在进程（PROCESS）、过程（PROCEDURE）和函数（FUNCTION）中，是按照书写顺序自上而下，一条一条执行。

12.VHDL的进程（process）语句是由顺序语句组成的，但其本身却是并行执行的。 3.7.2选择

1、一个实体可以拥有一个或多个 （C、D） A. 设计实体 B. 结构体 C. 输入 D. 输出

2、在VHDL中用（D）来把特定的结构体关联到一个确定的实体。 A. 输入 B. 输出 C. 综合 D. 配置

3、在下列标识符中，（C）是VHDL合法的标识符 A. 4h_add B. h_adde_ C. h_adder D._h_adde

4、在下列标识符中，（D）是VHDL错误的标识符 A. 4h_add B. h_adde4 C. h_adder_4 D._h_adde

5、在VHDL中为目标变量赋值符号为 （C） A. ＝ B. <＝

C. ：= D. =：

6、在VHDL语言中，用语句（B）表示检测到时钟clk的上升沿 A. clk’event B. clk’event and clk = ‘1’

C. clk = ‘0’ D. clk’event and clk = ‘0’

7、在VHDL的并行语句之间中，只能用（C）来传送信息 A. 变量 B. 变量和信号 C. 信号 D. 常量

8、VHDL块语句是并行语句结构，它的内部是由（A）语句构成的 A. 并行和顺序 B. 顺序 C. 并行 D. 任何

9、若S1为”1010”, S2为”0101”，下面程序执行后，outValue输出结果为（D）。

library ieee;

use ieee.std_logic_1164.all;

entity ex is

port(S1: in std_logic_vector(3 downto 0); S2: in std_logic_vector(0 to 3);

outValue: out std_logic_vector(3 downto 0)); End ex;

architecture rtl of ex is begin

outValue(3 downto 0) <= (S1(2 downto 0) and not S2(1 to 3)) & (S1(3) xor S2(0)) ; end rtl;

A、 “0101” B、 “0100” C、“0001” D、“0000”

10、假设输入信号a=“6”，b=“E”，则以下程序执行后，c的值为（B）。

entity logic is

port( a，b : in std_logic_vector(3 downto 0); c : out std_logic_vector(7 downto 0)); end logic;

architecture a of logic is begin

c(0) <= not a(0);

c(2 downto 1) <= a(2 downto 1) and b(2 downto 1); c(3) <= '1' xor b(3) ;

c(7 downto 4) <= \ else \ end a;

A “F8” B“FF” C“F7” D“0F”

11.下图中，正确表示INOUT结构的是（C）