内容发布更新时间 : 2024/5/21 22:35:07星期一 下面是文章的全部内容请认真阅读。

VHDL 基础语法篇 —— VHDL VHDL硬件描述语言 1.1 VHDL概述 1.1.1 VHDL的特点

VHDL语言作为一种标准的硬件描述语言，具有结构严谨、描述能力强的特点，由于

VHDL语言来源于C、Fortran等计算机高级语言，在VHDL语言中保留了部分高级语言的原 语句，如if语句、子程序和函数等，便于阅读和应用。具体特点如下：

1. 支持从系统级到门级电路的描述，既支持自底向上（bottom-up）的设计也支持从顶向下 （top-down）的设计，同时也支持结构、行为和数据流三种形式的混合描述。 2. VHDL的设计单元的基本组成部分是实体（entity）和结构体（architecture），实体包含设 计系统单元的输入和输出端口信息，结构体描述设计单元的组成和行为，便于各模块之间数 据传送。利用单元（componet）、块（block）、过程（procure）和函数（function）等语句， 用结构化层次化的描述方法，使复杂电路的设计更加简便。采用包的概念，便于标准设计文 档资料的保存和广泛使用。

3. VHDL语言有常数、信号和变量三种数据对象，每一个数据对象都要指定数据类型，VHDL 的数据类型丰富，有数值数据类型和逻辑数据类型，有位型和位向量型。既支持预定义的数 据类型，又支持自定义的数据类型，其定义的数据类型具有明确的物理意义，VHDL是强类 型语言。

4. 数字系统有组合电路和时序电路，时序电路又分为同步和异步，电路的动作行为有并行 和串行动作，VHDL语言常用语句分为并行语句和顺序语句，完全能够描述复杂的电路结构 和行为状态。

1.1.2 VHDL语言的基本结构

VHDL语言是数字电路的硬件描述语言，在语句结构上吸取了Fortran和C等计算机高级 语言的语句，如IF语句、循环语句、函数和子程序等，只要具备高级语言的编程技能和数字 逻辑电路的设计基础，就可以在较短的时间内学会VHDL语言。但是VHDL毕竟是一种描述 数字电路的工业标准语言，该种语言的标识符号、数据类型、数据对象以及描述各种电路的 语句形式和程序结构等方面具有特殊的规定，如果一开始就介绍它的语法规定，会使初学者 感到枯燥无味，不得要领。较好的办法是选取几个具有代表性的VHDL程序实例，先介绍整 体的程序结构，再逐步介绍程序中的语法概念。

一个VHDL语言的设计程序描述的是一个电路单元，这个电路单元可以是一个门电路，

或者是一个计数器，也可以是一个CPU。一般情况下，一个完整的VHDL语言程序至少要包含程序包、实体和结构体三个部分。实体给出电路单元的外部输入输出接口信号和引脚信

息，结构体给出了电路单元的内部结构和信号的行为特点, 程序包定义在设计结构体和实体 中将用到的常数、数据类型、子程序和设计好的电路单元等。 一位全加器的逻辑表达式是： S=A⊕B⊕Ci

Co=AB+ACi+BCi

全加器的VHDL程序的文件名称是fulladder.VHD，其中VHD是VHDL程序的文件扩展名， 程序如下：

LIBRARY IEEE; --IEEE标准库 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fulladder IS -- fulladder是实体名称 PORT(

A, B, Ci : IN STD_LOGIC; --定义输入/输出信号 Co, S : OUT STD_LOGIC );

END fulladder;

ARCHITECTURE addstr OF fulladder IS --addstr是结构体名 BEGIN

S <= A XOR B XOR Ci;

Co <= (A AND B) OR (A AND Ci) OR (B AND Ci); END addstr;

从这个例子中可以看出，一段完整的VHDL代码主要由以下几部分组成：

第一部分是程序包，程序包是用VHDL语言编写的共享文件，定义在设计结构体和实体 中将用到的常数、数据类型、子程序和设计好的电路单元等，放在文件目录名称为IEEE的 程序包库中。

第二部分是程序的实体，定义电路单元的输入/输出引脚信号。程序的实体名称fulladder 是任意取的，但是必须与VHDL程序的文件名称相同。实体的标识符是ENTITY，实体以

ENTITY开头，以END结束。其中，定义A、B、Ci是输入信号引脚，定义Co和S是输出信号引脚。

第三部分是程序的结构体，具体描述电路的内部结构和逻辑功能。结构体有三种描述方 式，分别是行为（BEHAVIOR）描述、数据流（DATAFLOW）描述方式和结构(STRUCTURE) 描述方式，其中数据流（DATAFLOW）描述方式又称为寄存器（RTL）描述方式，例中结 构体的描述方式属于数据流描述方式。结构体以标识符ARCHITECTURE开头，以END结 尾。结构体的名称addstr是任意取的。 小提示：

VHDL每条语句是以分号“；”作为结束符的，并且VHDL对空格是不敏感的，所以符合 之间空格的数目是可以自己设定的。可以按自己的习惯任意添加，增强代码可读性。 1.1.3 VHDL语言的实体（ENTITY）说明语句

实体是VHDL程序设计中最基本的组成部分，在实体中定义了该设计芯片中所需要的输 入/输出信号引脚。端口信号名称表示芯片的输入/输出信号的引脚名，这种端口信号通常被 称为外部信号，信号的输入/输出状态被称为端口模式，在实体中还定义信号的数据类型。 实体说明语句的格式为： ENTITY 实体名称 IS GENERIC（

常数名称1：类型 [:=缺省值]； 常数名称2：类型 [:=缺省值]； ?

常数名称N：类型 [:=缺省值]； ）；

PORT（

端口信号名称1：输入/输出状态数据类型； 端口信号名称2：输入/输出状态数据类型； ?

端口信号名称N：输入/输出状态数据类型 ）；

END 实体名称； 小提示：

VHDL语言具有87标准与93标准两种格式，以上为VHDL的87标准，对于93标准 要 使用END ENTITY 实体名称；结束实体。注意为了保证代码的可综合性与通用性，最 好采用87标准的VHDL格式，有些EDA工具不一定支持93标准的VHDL语言格式。 （Quartus II支持VHDL93、87标准）

类属GENERIC常用来定义实体端口大小，数据宽度，元件例化数目等。一般在简单的 设计中不常用。

例1-1-2一个同步十六进制加法计数器，带有计数控制、异步清零、和进位输出等功能。 电路有三个输入端和五个输出端，分别是时钟脉冲输入端CLK，计数器状态控制端EN，异 步清零控制端Rd，四位计数输出端Q0, Q1, Q2, Q3和一个进位输出端Co。当计数器输出 0000～1110时，Co=0，只有当计数器输出1111时，Co=1。 该设计的实体部分如下： ENTITY cntm16 IS PORT(

EN : IN STD_LOGIC; Rd : IN STD_LOGIC; CLK : IN STD_LOGIC; Co : OUT STD_LOGIC;

Q : BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) );

END cntm16;

1. 实体名称表示所设计电路的电路名称，必须与VHDL文件名相同，实体名称是“cntm16”， 所存的VHDL文件名必须是 “cntm16.VHD”。

2. 端口信号名称表示芯片的输入/输出信号的引脚名，这种端口信号通常被称为外部信号， 端口信号名称可以表示一个信号，也可以表示一组信号（BUS），由数据类型定义，如 EN，Rd，CLK，Co分别表示计数允许信号，异步清零信号，时钟输入信号和进位输出 信号，Q是一组输出信号，用来表示四位同步二进制计数器的四位计数输出信号。 3. 端口信号输入/输出状态有以下几种状态： IN 信号进入电路单元。

OUT 信号从电路单元输出。

INOUT 信号是双向的，既可以进入电路单元也可以从电路单元输出。

BUFFER 信号从电路单元输出，同时在电路单元内部可以使用该输出信号。 小提示：

OUT 与 BUFFER信号的区别就在于信号是否往内部有反馈，将输出端口定义为 BUFFER型，可以省去一个用于中间运算的一个临时信号，但是并不推荐这么做。

4. 端口数据类型（TYPE）定义端口信号的数据类型，在VHDL中，常用的端口信号数据类 型如下：

（1） 位（BIT）型：表示一位信号的值，可以取值‘0’和‘1’，放在单引号里面表示， 如X < =‘1’，Y <=‘0’。

（2） 位向量（BIT_VECTOR）型：表示一组位型信号值，在使用时必须标明位向量的宽 度（个数）和位向量的排列顺序，例如：Q : OUT BIT_VECTOR(3 downto 0)，表示 Q3，Q2，Q1，Q0四个位型信号。位向量的信号值放在双引号里面表示，例如Q <= “0000”;

（3） 标准逻辑位（STD_LOGIC）型：IEEE标准的逻辑类型，它是BIT型数据类型的扩展， 可以取值‘U’，‘X’，‘0’，‘1’，‘Z’，‘W’，‘L’，‘H’，‘-’ 等。

（4） 标准逻辑位向量（STD_LOGIC_VECTOR）型：IEEE标准的逻辑向量，表示一组标 准逻辑位型信号值。

VHDL是与类型高度相关的语言，不允许将一种数据类型的信号赋予另一种数据类型的 信号。除了上述介绍的数据类型外，还有其他多种数据类型用于定义内部信号和变量，请参 见1-2节。 小提示：

相同类型（模型相同，数据类型相同）的端口可以写在同一行，如： ENTITY cntm16 IS PORT(

EN, Rd,CLK : IN STD_LOGIC; Co : OUT STD_LOGIC;

Q : BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) );

END cntm16;

此外要注意，最后一个端口结尾没有分号！ 1.1.4 VHDL语言的结构体（ARCHITECTURE）

结构体是VHDL程序设计中的最主要组成部分，是描述设计单元的具体结构和功能，在

程序中，结构体放在实体的后面。每一个结构体都有名称，结构体的名称是由设计者任取的， 结构体是以标识符ARCHITECTURE开头，以END结尾。结构体可以有三种描述方式，分别 是行为（BEAVHER）描述方式、数据流（DATAFLOW）描述方式和结构(STRUCTURE) 描述方式，其中数据流（DATAFLOW）描述方式又称为寄存器（RTL）描述方式。不同的 结构体采用不同的描述语句。 结构体的一般格式为：

ARCHITECTURE 结构体名 OF 实体名称 IS 说明语句 BEGIN

电路描述语句 END 结构体名；

结构体说明语句是对结构体中用到的数据对象的数据类型、元件和子程序等加以说明。 电路描述语句用并行语句来描述电路的各种功能，这些并行语句包括并行信号赋值语句、 条件赋值(WHEN-ELSE)语句、进程（PROCESS）语句、元件例化(COMPONET MAP)语 句和子程序调用语句等。 小提示：

结构体中定义的参数（信号，变量等）名称不能与其所属实体的端口名重名。

结构体的结束语句也可以写成 END ARCHITECTURE 结构体名,或者简写为 END。 例1-1-2设计程序的结构体部分如下： ARCHITECTURE counstr OF cntm16 IS BEGIN

Co <= .1.WHEN (Q =”1111” AND EN =.1.) ELSE .0.; --条件赋值语句 PROCESS (CLK, Rd) --PROCESS语句 BEGIN

IF (Rd=.0.) THEN --IF语句 Q<= ”0000”;

ELSIF (CLK. EVENTAND CLK=.1.) THEN --CLK上升沿计数 IF(EN=.1.) then Q <= Q+1; END IF; END IF;

END PROCESS; END counstr;

结构体的名称是counstr，该结构体属于行为描述方式，采用多种描述语句，如进程 （PROCRESS）语句，条件赋值语句（WHEN-ELSE），顺序语句（IF-ELSE ）等，这些语 句的具体用法参见1-3节相关内容。 小提示：

一个实体可以有多个结构体（反之不成立），多个结构体代表实体实现的多种方式，同一 个实体的各结构体之间地位等同，可以采用配置语句将特定的某个结构体关联到实体，这 样使同一个实体可以设计为多种实现功能，但是笔者不推荐使用多个结构体来实现实体功 能，因为在综合时，配置语句是不可综合的，所以尽量每个实体仅一个结构体表述完整， 这样比较清晰，整体化。所以就不介绍配置语句了，有兴趣的读者请查阅相关教材。 1.1.5 程序包（PACKAGE）、库（LIBRARY）和USE语句

程序包定义了一组标准的数据类型说明、常量说明、元件说明、子程序说明和函数说明

等，它是一个用VHDL语言描写的一段程序，可以供其他设计单元调用。它如同C语言中的*.H文件一样，定义了一些数据类型说明和函数说明。在一个设计单元中，在实体部分所定义的数据类型、常数和子程序在相应的结构体中是可以被使用的（可见的），但是在一个实体的说明部分和结构体部分中定义的数据类型、常量及子程序却不能被其它设计单元的实体和结构体使用（不可见）。程序包就是为了使一组类型说明、常量说明和子程序说明对多个设计单元都可以使用而提供的一种结构。程序包分为两大类，即VHDL预定义标准程序包和用户定义的程序包。VHDL设计中常用的标准程序包的名称和内容如见表1-1-3所列。用户定义的程序包是设计者把预先设计好的电路单元设计定义在一个程序包中，放在指定的库中，以供其它设计单元调用，如果在设计中要使用某个程序包中的内容时，可以用USE语句打开该程序包。有关程序包的设计方法参见1-4-5节的内容。

库（LIBRARY）是专门用于存放预先编译好的程序包的地方，它实际上对应一个文件

目录，程序包的文件就存放在此目录中。库名与目录名的对应关系可以在编译程序中指定， 库的说明总是放在设计单元的最前面。例如，对IEEE标准库的调用格式为： LIBRARY IEEE;

表1-1-3 IEEE两个标准库STD和IEEE中的程序包

表1-1-3 IEEE两个标准库STD和IEEE中的程序包 库名 STD

程序包名

定义的内容

STANDARD TEXTIO

IEEE STD_LOGIC_1164

定义VHDL的数据类型，如BIT，BIT_VECTOR等 TEXT读写控制数据类型和子程序等

定义STD_LOG，

STD_LOGIC_VECTOR等

STD_LOGIC_ARITH

STD_LOGIC_SIGNED

STD_LOGIC_UNSIGNED 定义有符号与无符号数据类型，基于这些数据类型的算术运算符，如“+”, “-”, “?”, “/”SHL, SHR等

定义基于STD_LOGIC与

STD_LOGIC_VECTOR数据类型上的有符号的算术运算

定义基于STD_LOGIC与STD_LOGIC_VECTOR类型上的无符号的算术运算 1. 常用的库和包的种类 VHDL程序中常用的库有STD库、IEEE库和WORK等。其中STD和IEEE库中的标准程序 包是由提供EDA工具的厂商提供的，用户在设计程序时可以用相应的语句调用。 （1）STD库

STD库是VHDL语言标准库，库中定义了STANDARD和TEXTIO两个标准程序包。 STANDARD程序包中定义了VHDL的基本的数据类型，如字符（CHARACTER）、整数 （INTEGER）、实数（REAL）、位型（BIT）和布尔量（BOOLEAN）等。用户在程序中 可以随时调用STANDARD包中的内容，不需要任何说明。TEXTIO程序包中定义了对文本 文件的读和写控制的数据类型和子程序。用户在程序中调用TEXTIO包中的内容，需要USE 语句加以说明。 （2）IEEE库

IEEE标准库是存放用VHDL语言编写的多个标准程序包的目录，IEEE库中的程序包有 STD_LOGIC_1164，STD_LOGIC_ARITH，STD_LOGIC_UNSIGNED和

STD_LOGIC_SIGNED等程序包。其中STD_LOGIC_1164是IEEE标准的程序包，定义了

STD_LOGIC和STD_LOGIC_VECTOR等多种数据类型，以及多种逻辑运算符子程序和数据类型转换子程序等。STD_LOGIC_ARITH和 STD_LOGIC_UNSINGED等程序包是

SYNOPSYS公司提供的，包中定义了SIGNED和UNSIGNED数据类型以及基于这些数据类型的运算符子程序。用户使用包中的内容，需要用USE语句加以说明。 （3）WORK库

WORK库是用户进行VHDL设计的当前目录，用于存放用户设计好的设计单元和程序包。 在使用该库中的内容时不需要进行任何说明。 2．库、包和USE语句的格式

用户在用到标准程序包中内容时，除了STANDARD程序包以外，都要在设计程序中加

以说明，首先用LIBRARY语句说明程序包所在的库名，再用USE语句说明具体使用哪一个程序包和具体的子程序名。各种标准程序包中的内容太多，初学者一时之间难以全面了解， 可以用下面的格式，以免出现不必要的错误。 库和包的调用格式： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; 小提示：

以下四个语句最好写任何模块的时候先加上，以免出现库没包含全的问题。 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; 1.2 VHDL的数据类型和数据对象

VHDL 语言和其它高级语言一样，除了具有一定的语法结构外，还定义了常数、变量

和信号等三种数据对象，每个数据对象要求指定数据类型，每一种数据类型具有特定的物理

意义。由于VHDL语言是强类型语言，不同的语句类型的数据之间不能进行运算和赋值，我们有必要详细了解VHDL语言的数据类型和数据对象。 1.2.1 VHDL的标记

一个完整的VHDL语句可以有下列几个部分组成：标识符、保留字（Reserved Words）、 界符、常数、赋值符号和注释（Comments），所有这些统称为标记。 1. 标识符

标识符是程序员为了书写程序所规定的一些词，用来表示常数、变量、信号、子程序、 结构体和实体等名称。VHDL基本的标识符组成的规则如下：

（1） 标识符由26个英文字母、数字0，1，2，?，9及下划线“_”组成； （2） 标识符必须是以英文字母开头；

（3） 标识符中不能有两个连续的下划线“_”，标识符的最后一个字符不能是下划线； （4） 标识符中的英文字母不区分大小写； （5） 标识符字符最长可以是32个字符。

例如： CLK，QO，DAT1，SX_1，NOT_Q是合法的标识符。 3DA，_QD，NA__C, DB-A，DB_等是非法的标识符。 2. 保留字

小提示： 93标准定义了扩展表示符，可以以数字打头，使用VHDL保留字等，不过习惯上依然使用87标准。

VHDL中的保留字是具有特殊含义的标识符号，只能作为固定的用途，用户不能用保留

字作为标识符。比如ENTITY，ARCHITECTURE，PROCESS，BLOCK，BEGIN和END等。 VHDL保留字如表1-2-1所列。

表1-2-1 VHDL保留字 abs and begin case downto exit generic in library mod not or

postponed record

access architecture block

component else file group inertial linkage nand null others procedure register

after array body

configuration elsif for

guarded inout literal new of out process reject

alias assert buffer constant end function if is loop next on

package pure rem

all attribute bus

disconnect entity generate impure label map nor open port range report