内容发布更新时间 : 2024/11/2 15:21:49星期一 下面是文章的全部内容请认真阅读。
一．实验原理：
锁相环路是一种闭环的相位控制系统，对他的研究需要首先建立完整的数学模型，继而以模型为基础，分析它在各个工作状态下的性能与指标，诸如跟踪、捕获、噪声等问题。
锁相环路能够进入相位跟踪，实现输出与输入信号的同步。是因为这是一个相位负反馈的控制系统，系统鉴相器（PD）、环路滤波器（LF）和电压控制振荡器（VCO）三个基本部件组成。原理图如下：
在实际的应用中各种集成芯片都是按这个原理结构来构造的。
下面介绍一下实验中用到的芯片，这些芯片都体现了上术的PLL结构： 1．CD4046锁相环
在Protel99中，画出CD4046芯片的原理图： 原理图： 芯片引脚功能： 1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。 2脚相位比较器Ⅰ的输出端。 3脚比较信号输入端。 4脚压控振荡器输出端。 5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 6、7脚外接振荡电容。 8、16脚电源的负端和正端。 9脚压控振荡器的控制端。 10脚解调输出端，用于FM解调。 11、12脚外接振荡电阻。 13脚相位比较器Ⅱ的输出端。 14脚信号输入端。 15脚内部独立的齐纳稳压管负极。 1 / 5
2．CD40103 原理图： 芯片说明： (1)当预设的使能端（SPE-Synchronous Preset Enable）输入为低电平时，从数据端口J0~J7输入数据，装载至计数器。 (2)在每个计数脉冲输入为正的上升沿时，计数器向下计数。计数至零时，结束计数的端（ZD-zero detect）输出为低。然后PE与ZD相连，强制计数器在下一个计数脉冲重新装载数据。 (3)若N是数据总线上的数，则计数器为N+1分频。
二．实验设计步骤：
（1） 规定PLL的输入和输出频率，输入和输出频率可能都是常数，或者一个或
两个是变量，设为f1min和f1max，f2min和f2max。决定输入、输出频率范围：输入频率为固定值1kHz。输出频率范围在100~200kHz。 （2） 确定分频比，在一些应用中，输出频率f2总是等于输入频率f1 ，此时
分频比为N=1。当用于频率综合器时，可定义其取值范围（Nmin~Nmax）。 自然频率和阻尼因子理论上都是随N的变化而变化的，为简化设计，可取 Nmean为 Nmean?NminNmax
反馈支路包括一个N分频器的锁相环的相位传输函数为： K0KdF?s?N??s?H?s??2??1?s?s?K0KdF?s?N
自然频率和阻尼因子理论上都是随N的变化而变化的，这两个参数为变化
1N，即有 近似为 ?nmax?nmin?Nmax?max,?Nmin?min2 / 5
NmaxNminNmean?NminNmax?141分频比设为100~200变化，对于分频比为 为了优化PLL，此时设ζ=0.7，
（3） 确定阻尼因子。当N为常量时，ζ也保持为常量，并且可以取任意值。对
于常量N，ζ取为0.7为最佳，此时，PLL的响应的Butterworth响应。当N为变量时，可取当N=Nmean时的ζ为0.7。 则当N=100时， ?min?0.59?max?0.83这在一个可接受的范围内。 当N=200时，
（4） 是否需要PLL提供噪声抑制。例如，若是需要构建频率综合器，即可忽略
噪声，不需要考虑一些参数，如噪声带宽BL。但若要抑制噪声，则要考虑BL和相关的参数。我们不关心躁声步，
（5） 选择鉴相器，因为参考输入端的噪声可以忽略不计，最好选择PFD鉴相
U器。计算其检测增益 Kd?B（单电源供电）
4?(6) 确定VCO的特性。给定电源电压后，数据手册指定了控制电压uf的可用
范围，而输出频率的范围也是确定的，此时可通过求曲线的斜率得到VCO的增益K0。确定VCO外围电阻电容值。 我这里选101电容与100UF.
（7） 确定环路滤波器类型，一般选择无源比例积分滤波器。
（8） 为确定自然频率，此时考虑PLL的动态特性，即输入信号频率变化或分频
比N变化时PLL的动态响应。设定一些PLL的动态性能，比较合理的是假设PLL能够在足够短的时间内锁定，可设快捕时间TL=2ms。 （9） 给定最大捕获时间，计算滤波器的时间常数τ1（或τ1 +τ2 ）。 （10）计算自然频率。计算滤波器的时间常数τ2。
（11）确定滤波器的元件值。C的值可任意选择，但选择的值应使两个电阻值的
取值较合理（千欧姆~兆欧姆范围内）。
（12）由捕获带和阻尼因子计算自然频率，给定捕获时间，计算自然频率。
?n?2??3140s?1TL? ?（13）自然频率计算时间常数τ1 。
N?????2?2?KK0d??（14）计算环路滤波器的元件值，为了优化边带抑制，应该尽量选择较大的电容
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