内容发布更新时间 : 2024/4/27 10:14:57星期一 下面是文章的全部内容请认真阅读。
CL=50 pF,VDD= 2~2.7V
12(3)
10
ns
- tEXTIpw
EXTI 控制器检测到外部信
号的脉冲宽度
1. I/O 端口的速度可以通过 MODEx[1:0]配置。参见 CKS32F103x8 和 CKS32F103xB 参考手册中有关 GPIO 端口配置寄存器
的说明。
2. 最大频率在图 16 中定义。 3. 由设计保证，不在生产中测试。
90%
10%
50%
50%
10%
90%
外部输出负
载是50pF
t
t
f(IO)OUT
T
如果 (tr+tf)≤2/3T ，并且占空比为 (45-55%) 当负载为50pF
时，达到最大频率
图 16 输入输出交流特性定义
5.3.13 NRST 引脚特性
NRST 引脚输入驱动使用 CMOS 工艺，它连接了一个不能断开的上拉电阻，RPU(参见表 32)。 除非特别说明，表 35 列出的参数是使用环境温度和 VDD 供电电压符合表 6 的条件测量得到。
表 35NRST 引脚特性
符号
参数
条件
最小值 典型值 最大值 单位 VIL(NRST)(1) NRST 输入低电平电压 -0.5 0.8 V
VIH(NRST)(1) NRST 输入高电平电压 2
VDD+0.5
V NRST 施密特触发器电压迟
hys(NRST)(1)
滞
200 mV RPU 弱上拉等效电阻(2) VIN=VSS
30
40
50 kΩ VF(NRST)(1) NRST 输入滤波脉冲 100 ns VNF(NRST)(1)
NRST 输入非滤波脉冲
300
ns 1. 由设计保证，不在生产中测试。
2. 上拉电阻是设计为一个真正的电阻串联一个可开关的 PMOS 实现。这个 PMON/NMOS 开关的电阻很小(约占 10%)。42
VDD
RPU
外部复位电路(1)
内部复
NRST(2)
滤波器
位
0.1μF
图 17 建议的 NRST 引脚保护
1. 复位网络是为了防止寄生复位。
2. 用户必须保证 NRST 引脚的电位能够低于表 35 中列出的最大 VIL(NRST)以下，否则 MCU 不能得到复位。
5.3.14 TIM 定时器特性
表 36 列出的参数由设计保证。
有关输入输出复用功能引脚(输出比较、输入捕获、外部时钟、PWM 输出)的特性详情，参第 5.3.12 节。
表 36TIMx(1)特性
符号
tres(TIM) fEXT ResTIM
tCOUNTER
参数
定时器分辨时间
条件
fTIMxCLK= 72MHz
最小值 1 13.9 0 0 1 0.0139
fTIMxCLK/2 36 16 65536 910 59.6
fTIMxCLK= 72MHz
fTIMxCLK= 72MHz
最大值
单位 tTIMxCLK ns MHz MHz bit tTIMxCLK
μs
CH1 至 CH4 的定时器 外部时钟频率 fTIMxCLK = 72MHz 定时器分辨率
当选择了内部时钟时， 16 位计数器时钟周期
tMAX_COUNT 最大可能的计数
65536x65536 tTIMxCLK
s
1. TIMx 是一个通用的名称，代表 TIM1~TIM4。
5.3.15 通信接口
I2C 接口特性
除非特别说明，表 50 表 37 列出的参数是使用环境温度，fPCLK1 频率和 V 供电电压符合表 6 的条件测 量得到。
CKS32F103x8 和 CKS32F103xB 标准型产品的 I2C 接口符合标准 I2C 通信协议，但有如下限制：SDA 和 SCL 不是“真”开漏的引脚，当配置为开漏输出时，在引出脚和 VDD 之间的 PMOS 管被关闭，但仍然存在。
I2C 接口特性列于表 37，有关输入输出复用功能引脚(SDA 和 SCL)的特性详情，参见第 5.3.12 节。
表 37I2C 接口特性
43
符号 参数
标准 I2
C(1)
快速 I2C(1)(2) 单位 最大值 最小值
最大值 最小值
tw(SCLL) SCL 时钟低时间 4.7 1.3 μs
twSCLH) SCL 时钟高时间 4.0 0.6 tsu(SDA) SDA 建立时间 250 100 th(SDA)
SDA 数据保持时间 0(3)
0(4)
900(3)
tr(SDA) SDA 和 SCL 上升时间 1000 20+0.1Cb 300 ns
tr(SCL) tfSDA) SDA 和 SCL 下降时间 300
300
tfSCL)
th(STA) 开始条件保持时间 4.0 0.6 μs
tsu(STA) 重复的开始条件建立时间
4.7 0.6 tsu(STO)
停止条件建立时间
4.0 0.6 μs
tw(STO:STA 停止条件至开始条件的时
(总线空闲) 4.7
1.3
μs
)
间Cb 每条总线的容性负载
400
400 pF
1. 由设计保证，不在生产中测试。
2. 为达到标准模式 I2C 的最大频率，fPCLK1 必须大于 2MHz。为达到快速模式 I2C 的最大频率，fPCLK1 必须大于 4MHz。3. 如果不要求拉长 SCL 信号的低电平时间，则只需满足开始条件的最大保持时间。
4. 为了跨越 SCL 下降沿未定义的区域，在 MCU 内部必须保证 SDA 信号上至少 300ns 的保持时间。
VDD_I2C
VDD_I2C
Rp Rp
Rs
SDA
Rs
SCL
Start Start
repeated
SDA
t
su(STA)
Start
tf(SDA)
tr(SDA) tsu(SDA)
t
h(STA)
tw(SCLL)
th(SDA)
Stop
tSU(STO:STA)
SCL
t t
w(SCLH) tr(SCL) tf(SCL)
SU(STO)图 18 I2C 总线交流波形和测量电路(1)
1. 测量点设置于 CMOS 电平：0.3VDD 和 0.7VDD。
表 38SCL 频率(fPCLK1 = 36MHz，VDD = 3.3V)(1)(2)
fSCL(kHz)
I2C_CCR 数值
44
RP=4.7 kΩ
400 300 200 100 50 20
1. RP= 外部上拉电阻，fSCL=I2C 速度。
2.对于 200kHz 左右的速度，速度的误差是±5%。对于其它速度范围，速度的误差是±2%。这些变化取决于设计中外部元器 件的精度。
0x801E 0x8028 0x803C 0x00B4 0x0168 0x0384
SPI 接口特性
除非特别说明，表 39 列出的参数是使用环境温度，fPCLKx 频率和 VDD 供电电压符合表 6 的条件测量得 到。
有关输入输出复用功能引脚(NSS、SCK、MOSI、MISO)的特性详情，参见第 5.3.12 节。
表 39SPI 特性(1)
符号
fSCK 1/tc(SCK) tr(SCK) tf(SCK) tsu(NSS)(2) th(NSS)(2)
tw(SCKH)(2) tw(SCKL)(2) tsu(MI)(2) tsu(SI)(2) th(MI)(2) th(SI)(2) ta(SO)(2)(3) tdis(SO)(2)(4) tv(SO)(2)(1) tv(MO)(2)(1) th(SO)(2) th(MO)(2)
1. 重映射的 SPI1 特性需要进一步确定。 2. 由综合评估得出，不在生产中测试。
参数
SPI 时钟频率 SPI 时钟上升和下降 时间
条件 主模式
从模式 负载电容：C = 30pF
从模式 从模式 从模式
主模式，fPCLK = 36MHz，
预分频系数=4
主模式
从模式 主模式
从模式
从模式，fPCLK =20MHz
从模式
从模式(使能边沿之后) 主模式(使能边沿之后) 从模式(使能边沿之后)
最小值 最大值 单位 - - - 30 4tPCLCK 2tPCLCK 50 5 5 5 4 0 2
3tPCLCK 10 25 5
15 2
ns
18 18 8 70 - - 60
MHz ns %
Ducy(SCK) 从机输入时钟占空比
NSS 建立时间 NSS 保持时间
SCK 高和低的时间 数据输入建立时间，主 模式
数据输入保持时间，主 模式
数据输出访问时间 数据输出禁止时间 数据输出有效时间 数据输出有效时间 数据输出保持时间
主模式(使能边沿之后)
45
3. 最小值表示驱动输出的最小时间，最大值表示正确获得数据的最大时间。 4. 最小值表示关闭输出的最小时间，最大值表示把数据线置于高阻态的最大时间。
NSS输入
tc(SCK)
th(NSS)
tSU(NSS)
CPHA=0 CPOL=0 tw(SCKH) CPHA=0 tw(SCKL)
CPOL=1
t v(SO)
th(SO)
tr(SCK)
tdis(SO)
tf(SCK)
MISO
ta(SO) 输出
输出最高位
输出第6-1位 输出最低位
tSU(SI)
MOSI
输入
输入最高位
输入第6-1位
输入最低位
th(SI)
图 19SPI 时序图-从模式和 CPHA=0
NSS输入
tc(SCK)
th(NSS)
tSU(NSS)
CPHA=1
CPOL=0 tCPHA=1 w(SCKH) CPOL=1
tw(SCKL)
tr(SCK)
tdis(SO)
tMISO ttf(SCK)
a(SO)
h(SO)
输出
输出最高位
输出第6-1位
输出最低位
tSU(SI)
th(SI)
MOSI 输入
输入最高位 输入第6-1位 输入最低位
图 20SPI 时序图– 从模式和 CPHA=1(1)
1．测量点设置于 CMOS 电平：0.3VDD 和 0.7VDD。
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