内容发布更新时间 : 2024/12/22 12:58:10星期一 下面是文章的全部内容请认真阅读。
Rb430；RC4.890
Rb/RC的最大比值约为90。
3.2.2 为什么说TTL与非门的输入端在以下四种接法下，都属于逻辑1： (1)输入端悬空； (2)输入端接高于2V的电源；(3)输入端接同类与非门的输出高电压3.6 V；(4) 输入端接10KΩ的电阻到地。
解：（1）对于图题解3.2.2所示的与非门电路，当输入端悬空是，T1的发射极电流iE1=0，集电结正偏。VCC通过Rb1和T1的集电结向T2、T3提供基极电流，使T2、T3饱和导通，输出为低点平。可见输入端悬空等效于逻辑1。
（2）v1?2VVIH，属于逻辑1。
（3）v1=3.6V>VIH，属于属于逻辑1。
（4）对于图题解3.2.2所示的与非门电路，考虑A端接10kΩ电阻接地，B端悬空时，
)电阻、T1的发射结（0.7V）和10kΩ电阻上，显然，则电源电压VCC=5V分配到Rb1(4kW此时输入端也属于逻辑1。
3.2.3 设有一74LS04反相器驱动两个74ALS04反相器和四个74LS04反相器. (1) 问驱动门是否超载?(2) 若超载，试提出一改进方案; 若未超载，问还可增加几个74LS00门? 解：（1）根据题意，74LS04为驱动门，同时它又是负载门，负载门中还有74ALS04。 从附录A中查出74LS04和74ALS04的参数如下（不考虑符号）。 74LS04：IOL(max)=8mA ，IOH(max)=0.4mA；IIL(max)=0.4mA，
IIH(max)=0.02mA
74ALS04 ：IIL(max)=0.1mA，IIH(max)=0.02mA
4个74ALS04
的输人电流为：4IIL(max)=4?0.4mA1.6mA，
4IIH(max)=4?0.02mA2
个
74ALS04
0.08mA。
0.2mA，
的输人电流为：2IIL(max)=2?0.1mA2IIH(max)=2?0.02mA0.04mA。
① 拉电流负载情况下如图题解 3.2.3（a）所示，74LS04总的拉电流为两部分．即4个74LS04的高电平输人电流最大值4?IIH(max)流最大值2?IIH(max)0.08mA；2个 74ALS04的高电平输人电
0.04mA。两部分拉电流之和为0.08mA＋0.04Ma=0.12mA。而
74LS04能提供 0 .4mA的拉电流，并不超载。
② 灌电流负载情况如图题解3.2.3（b）所示，驱动门的总灌电流为l.6mA＋0.2mA=18mA。而 74LS04能提供8mA的灌电流，也未超载。 (2）从上面分析计算可知，74LS04所驱动的两类负载无论是灌电流还是拉电流均未超载，仍有一定的负载裕量。
在拉电流负载情况下电流裕量为0.4mA－0.12mA=0.28mA，可增加74LS00负数为 0.28mA／0.02mA=14。
在灌电流负载情况下电流格量为8mA－18mA=6.2mA，可增加74LS04负数为 6.2mA／0.4mA?15。
综合考虑，除了2个74ALS04反相器和4个74LS04反相器负载外，再增加负载74LS04数目不能超过 14个。
3.2.4 图题3.2.4所示为集电极开路门74LS03驱动5个CMOS逻辑门，已知OC门输出管截止时的漏电流IOZ=0.2mA;负载门的参数为:VIH(min)=4V，VIL(max)=1V，IIL=IIH=1uA. 试计算上拉电阻的值.
解：从附录 A查得 74LS03的参数为：VOH(min)=2.7V，VOL(max)=0.5V，
IOL(max)=8mA。根据式（3.1.6）和式（3.1.7）可以计算出上拉电阻的值。
灌电流情况如图题解3.2.4（a）所示，74LS03输出为低电平，
IIL(total)=5IIL=5?0.001mA
0.005mA ，有
Rp(min=)VDD-VO(Lmax)ILIOL(max-)I(5-0.V5)籛0.5k6
-0.00mA5)t(ota)l(8= 拉电流情况如图题解3.2.4（b）所示，74LS03输出为高电平，
IIH(total)=5IIH=5?0.001mA0.005mA，由于VOH(min) 保证负载门的输入高电平，取VOH(min)=4V，有 Rp(max)=VDD-VOH(min)IOL(total)-IIH(total)(5-4)V=籛4.9k(0.2+0.005)mA 综上所述，RP的取值范围为0.56~4.9kΩ 3.2.5 图题3.2.5表示—2输入端BiCMOS与非门电路，试分析该电路是怎样实现与非逻辑 关系(即L?A?B)的。 解：图题3.2.5所示的与非门电路在 结构上与或非门电路的结构恰好相反，两 个NMOSFET的MNA和MNB彼此串联，而两个PMOSFET的MPA和MPB则彼此并联。 当A、B两输人端均为高电平时，MNA和MNB均导通，MPA和MPB则均截止，输出L为低电平。此时M1A和M1B外饱和导通，为TI基区的存储电荷提供一条释放通路。 当A、B两输人端之一为低电平时，MNA或MNB中有一个截止，M1A或M1B中也有一个截止，而MPA或MPB导通，使输出为高电平；VDD通过导通的MPA或MPB驱动M2，使M2导通，为T2基区的存储电荷提供一条道路，使其迅速释放。 可见图题3.2.5所示电路具有与非的逻辑功能 3.3 射极耦合逻辑门电路 3.3.1某ECL门电路在250C时的参数为：VIL(max)=-1.475V， VIH(min)=-1.105V， VOL(max)=-1.630V， VOH(min)=-0.980V。 解：根据计算噪声容限的公式（3.1.1）和（3.1.2）得到其高电平和低电平噪声容限分别为 VNH=VOH(min)-VIH(min)=-0.980V-(-1.105V)=0.125VVNL=VIH(max)-VOL(max)=-1.475V-(-1.630V)=0.155V可见，ECL门电路的噪声容限非常低。 3.4 砷化镓逻辑门电路 3.4.1 试分析3.4节介绍的两种砷化镓逻辑门电路的噪声容限.，并判断哪种电路的抗干扰能力强。 解：从3.4节内容可知，直接耦合FET逻辑电路的参数为： VIL(max)=0.54V， VIH(min)=0.63V，VOL(max)=0.17V，VOH(min)=0.7V，因此其高电平 和低电平噪声容限分别为 VNH=VOH(min)-VIH(min)=0.7V-0.63V=0.07V