内容发布更新时间 : 2024/6/17 21:02:19星期一 下面是文章的全部内容请认真阅读。

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实验一 组合逻辑3-8译码器的设计 .................... 错误！未定义书签。 实验二 基于FPGA的数字钟的设计 ................... 错误！未定义书签。 实验三 基于NIOS的交通灯实验 .......................... 错误！未定义书签。 实验四 静态图像显示 ............................................. 错误！未定义书签。

实验一 组合逻辑3-8译码器的设计

一、实验目的：

1、通过3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。 2、掌握组合逻辑电路的静态测试方法。 3、初步了解可编程器件设计的全过程。

二、实验步骤：

1、打开QuartusII软件。

2、选择路径。选择File/New Project Wizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文。

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3、添加设计文件。将设计文件加入工程中。单击“Next”，如果有已经建立好的VHDL或者原理图等文件可以在File name中选择路径然后添加，或者选择Add All添加所有可以添加的设计文件（.VHDL ,.Verilog原理图等）。如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。

4、选择FPGA器件。Family选择Cyclone II，Available device选EP2C35F484C8,Packge选择Any，Pin Count 选择484，Speed grade选择Any；点击“Next”。

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5、选择外部综合器、仿真器和时序分析器。Quartus II支持外部工具，可通过选中来指定工具的路径。这里我们不做选择，默认使用Quartus II自带的工具。

6、结束设置。单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”，结束工程设置。

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