内容发布更新时间 : 2024/6/26 21:15:31星期一 下面是文章的全部内容请认真阅读。

这是EDA课程设计，是4位数字竞赛器。。本人保证程序绝

对正确，尽请下载。。一个实体，，方便。

目 录

引言:??????????????2

一、设计任务:????????2

二、设计任务分析：??????3

三、单元电路的设计:?????4

四、心得体会:????????19

五、参考书目:????????20

引 言

数字电路主要是基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。

EDA技术又称电子设计自动化，它是为解决自动控制系统设计而提出的，从70年代经历了计算机辅助设计（CAD），计算机辅助工程（CAE），电子系统设计自动化（ESDA）3个阶段。前两个阶段的EDA产品都只是个别或部分的解决了电子产品设计中的工程问题；第三代EDA工具根据工程设计中的瓶颈和矛盾对设计数据库实现了统一管理，并提出了并行设计环境概念，提供了独立于工艺和厂家的系统级的设计工具。

VHDL（VERY HIGH SPEED INTEGRATED CIRCUIT HARDWARE DESCRIPTION LANGUAGE）语言最早是有美国国防部提出的，它支持行为领域和结构领域的硬件描述，并且可以从最抽象的系统级一直到最精确的逻辑级，在描述数字系统时，可以使用前后一致的语义和语法跨越多个层次，并且使用跨越多个级别的混合描述模拟该系统。因此，它可以由高层次行为描述子系统及低层次详细实现子系统所组成的系统模拟。它有两个版本IEEEStd1076-1987[LRM87]和IEEEStd1076-1993[LRM93]，他们并不完全兼容，但做一些修改就可以兼容了。

许多公司都为VHDL开发出了编译和仿真软件，其中Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用MAX+PLUSII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在数分钟内内完成。特别是在原理图输入等方面。

一、设计任务：

设计一个可容纳四组参賽的数字式抢答器，每组设一个按钮供抢答使用。抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用；设置一个主持人“复位”按钮，主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，用指示灯显示抢答组别。

设置犯规电路，对提前抢答和超时答题（例如30秒钟）的组别鸣笛示警，并由组别显示电路显示出犯规组别。

设置一个计分电路，每组开始预置１０分，由主持人记分，答对一次加１分，

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答错一次减１分。

二、设计任务分析

将该任务分成N个模块进行设计，分别为：抢答器鉴别模块、抢答器计分模块、抢答器计时模块、译码模块、报警模块，最后是撰写顶层文件。

1、抢答鉴别模块

在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进 警告，还能记录无论是正常抢答还是朝前抢答者的台号，并且能实现当 有一路抢答按键按下时，该路抢答信号将其余三个抢答器封锁的功能。 2、抢答器计分模块

这个模块主要实现四位选手的得分情况，首先初始分数10分，主 持人能够控制使选手答对一题加1分，打错减1分。 3、抢答计时模块

在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进 行30秒的倒计时，并且在30秒倒计时后无人抢答显示超时并报警。 4、译码模块

这个模块主要是实现4位选手的分数显示，需要8个M管来实现 实时分数显示。 5、报警模块

报警模块主要实现二个功能，一是：主持人还没按键公布开始抢 答，就有组别抢答，即超前抢答；二是：当抢答开始后，30秒内无人抢

答，都要实现蜂鸣报警。

设计框图如下：

抢答按钮 优先编 码电路 锁存器 译码 电路 显示 电路 主持人 控制开关 控制电路 报警电路 主电路 加分 减分

预制 计分电路 译码电路 显示电路 扩展功能电路 图1 抢答器总体框图

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