内容发布更新时间 : 2024/12/24 4:01:23星期一 下面是文章的全部内容请认真阅读。

3.2 FLASH电路设计

由于FPGA是基于RAM结构的，不具有掉电记忆功能，所以需要FLASH存储程序，

在每次上电时重新配置FPGA。本次设计选用的FLASH型号为M25P64，64Mbit的flash，单电源供电2.7~3.6V，SPI总线通讯，75M时钟（最大），VPP=9V，快速读写电压，页操作时间0.6ms，擦出一个扇区时间0.6s，整块擦除时间：标准23s，快速17s，睡眠模式电流1uA，擦写次数可达100000次，数据可保存20年。

图3.3 M25P64电路

3.3 DDR2电路设计

本系统中需要大量的存储器做视频处理数据的缓存，而大容量存储器的控制时序和机制都比较复杂，因此缓存部分的控制和使用是整个系统实现的重点和难点之一。DDR2具有成本低、读写速度快、精密程度高等优点。该设计中采用了MICRON公司的DDR2，型号为MT47H64M16HR，大小为8 Meg x 16 x 8 banks，即1G。图3.4为DDR2的功能框图。

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图3.4 DDR2功能框图

下面对DDR2的引脚进行说明：

(1)CK, CK#: CK, CK#为一对差分反向时钟信号。在DDR2-SDRAM中,所有的地址和控制信号都是同步信号,都是CK的上升沿和CK#的下降沿出现时才会被采集输入到芯片内部。而读出的数据则是以CK、CK#的交叉沿为基准。

(2)BAO, BA1: BAO和BA1决定具体哪个bank将被操作。

(3)CKE: CKE是决定系统时钟是否有效的信号,且高电平为有效电平。当系统一直处于读写过程中时,CKE必需一直保持为有效电平状态,即高电平有效电平。当CKE为无效电平时,系统电路将会进入Power Down省电模式和Self Refresh模式。

(4)CS#: CS#为片选信号,低有效,当CS#为无效高电平时,系统将视任何指令为无效指令,不进行任何操作。

(5)A0~A13: A0~A13是输入信号的地址信号。

(6)RAS#, CAS#,WE#:这三个信号高低电平不同的组合就决定了 DDR2-SDRAM选用哪种指令去操作,即不同的高低电平组合代表一利喻令。这其中RAS#代表行地址信号,CAS#代表列地址信号,WE#就是写使能信号。

(7)DM: DM (Date Mask),该信号在写操作期间用来屏蔽掉不需要的数据,高电平有效。

(8)DQS, DQS#: DQS、DQS#为差分数据滤波信号。当读数据时,DQS、DQS#的信号边沿应该和数据的边沿保持对齐;写数据时,DQS、DQS#的信号边沿则在数据的中间。

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(9)DQ: DQ为数据总线。

(10)ODT: ODT即片内终结(On-DieTermination)。就是在某一个环节将信号处理掉,而不会对后面的模块输入端造成任何影响,既不会产生反射信号也不会对后面的信号构成不必要的干扰。

DDR2的电路图如图3.5所示

图3.5 DDR2电路

3.4 视频输入电路设计

本设计输入的视频是模拟视频信号，由于FPGA处理的是数字信号，所以需要一

个ADC进行转换。本设计采用了techwell公司的TW2867,

该芯片包括四个先进的视频解码器，它通过对模拟信号的采样、量化和编码完成了模数转换，生成的 YCbCr信号在监控系统中非常常见。

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图 3.6 TW2867功能框图

它不同与其他 A/D 芯片的特征为：

· 结合四个视频模拟抗干扰过滤器和 10 bit CMOS ADCs。 · 能达到所有标准，它有高性能自适应 4 H 梳状过滤器。 · IF 补偿滤波器能够提高颜色解调。 · 颜色瞬态改善（CTI）。

· 可编程的色调，色饱和度，对比度，亮度，清晰度。

· 支持标准 ITU-R BT.656 格式或随着 54/108MHz 时间多路复用输出。

它的电路图如图3.7所示

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图 3.7 TW2867电路图

3.5 VGA接口电路设计

由于FPGA输出的是数字信号，所以需要一个DAC芯片把VGA信号转换为数字信

号。本次设计采用的是美国AD公司的ADV7123，它具有240MHz的最大采样速度，三路10位D/A转换器，它的内部电路及接口如图3.8所示。

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