内容发布更新时间 : 2024/5/19 22:20:36星期一 下面是文章的全部内容请认真阅读。

EDA技术实验手册及程序代码

物理与信息项目学院 学号：111000228

姓名：汪艺彬

注意事项

1、本实验手册是为了配合《EDA技术实用教程》，作为本课程实验环节的补充指导而编制。 2、实验中涉及的Quartus

Ⅱ

软

件

的

使

用

请

参

考

《EDA技术实用教程》中有关章节。

3、 手册中所有的虚线空白框，都留出来作为实验记录之用，每个实验完成后，应按照实验内容的要求将实验结果记入框中。 4、每个实验后面都附有一道思考题，完成实验内容后可以作为更进一步的练习。

5、每次实验后将手册相关部分<完成实验结果记录）和实验源代码<.vhd文件）一起，作为实验报告上交。

6、课程结束后请将所有报告按顺序加封面装订好上交，作为实验部分成绩计入总成绩。

实验一 利用原理图输入法设计4位全加器

一、实验目的：

熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理：

一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉

熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内

容，重点掌握层次化的设计方法。 2.设计1位全加器原理图

设计的原理图如下所示

3.利用层次化原理图方法设计4位全加器

<1）生成新的空白原理图，作为4位全加器设计输入

<2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如下所示

4、设计一个超前进位4位全加器

以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示

5、完成设计流程

<1）在QuartusII环境下对以上设计电路按照教材5.1节的流程进行编译，排除错误，生成最终配置文件。 <2）对结果进行时序仿真，观察设计的正确性<注意观察时序仿真波形中引入的延时），如有错误应改正电路，并重新执行整个流程，直到得到正确的仿真结果。 四、思考题

1、你在原理图设计中使用的是哪一个库里面的元件，是否还有其他库可用，有什么不同？请试着用另外一个库重复以上的设计内容。

2、试用QuartusII下的时序分析器(教材11.3.7～11.3.8>分析两种进位结构的4位全加器的时序，给出数据对比，说明两者之间的性能差异。 VHDL语句构建 半加器lib_adder

1、File—>Create/Update->symbol files 把之前的半加

器分装成节点

2、New->block文件->画原理图 右键Insert->symbol 在project目录下有生成的加点 直接添加后连线 3、根据原理图画好全加器后封装 lib_fadder

4、新建lib_4adder项目 画图->assignment->Pins 设置对应设置实验设备中的引脚->也可以New->wave 来仿真波形->最后下载 start programmer 方框打钩 实验二 简单组合电路的设计

一、实验目的：

熟悉QuartusⅡ境下以VHDL作为输入的设计全过程。学习简单组合电路的设计、多层次电路设计、仿真和实际硬件电路测试的方法。 二、实验原理

VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的

国际标准(IEEE>,本次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusⅡ环境和实验电路进行硬件测试。 三、实验内容：

1） 根据实验一中一位全加器的电路原理图，改用VHDL语言文本输入方法，设