内容发布更新时间 : 2024/11/19 1:35:21星期一 下面是文章的全部内容请认真阅读。

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实验一：VHDL组合逻辑电路设计 ...........................................................1 实验二：VHDL时序逻辑电路设计 ...........................................................7 实验三：实验四：简易数字频率计设计实验五：交通灯信号控制器设计实验六：电子密码锁VHDL下状态机电路设计 ........................................................ 10 ................................................................ 20 ............................................................ 23 ................................................ 错误！未定义书签。

江苏科技大学电子信息学院 电子设计自动化实验指导书

实验一：VHDL组合逻辑电路设计

一、实验目的

1、熟悉QuartusII软件的使用，熟练进行程序输入、综合、仿真。

2、熟悉实验箱硬件资源的使用，熟练进行引脚锁定和硬件测试，掌握EDA技术设计流程，掌握数字逻辑电路设计的方法；

3、学习简单数字逻辑电路的设计、仿真和硬件测试。 二、实验内容

1、设计四选一多路选择器，利用QuartusII软件完成程序输入、综合和仿真验证，给出仿真波形并进行结果分析。

2、利用GW48 EDA实验系统完成硬件测试，验证本项目设计的功能，记录引脚设置和测试结果。 三、实验原理、方法和手段

多路选择器可以从多组数据源中选取一组送入目的地，应用相当广泛，从组合逻辑的执行到数据路径的选择，经常可以看到它的踪影。多路选择器的结构是2N个输入数据对应N个数据输出选择控制线和一个输出线。

在VHDL中描述一个多路选择器的方法有多种，例如：在一个进程中使用if-then-else语句；在一个进程中使用case语句；使用选择信号带入语句或条件信号代入语句（when-else语句）。推荐使用when-else语句，如：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;

……ENTITY MUX41 IS

PORT (DATA0, DATA1, DATA2, DATA3: IN STD-LOGIC_VECTOR (3 DOWNTO 0); A, B: IN STD_LOGIC;

Y: OUT STD-LOGIC_VECTOR (3 DOWNTO 0) ……END ENTITY MUX41

1

ARCHITECTURE ART OF MUX41 IS

SIGNAL SEL: STD_LOGIC_VECTOR (1 DOWNTO 0); BEGIN

SEL<=B&A;

Y<=DATA0 WHEN SEL=”00” ELSE DATA1 WHEN SEL=”01” ELSE

DATA2 WHEN SEL=”10” ELSE DATA3 WHEN SEL=”11” ELSE “0000”;

END ARCHITECTURE ART; 五、实验条件

1、提供一台具有WINDOWS 2000/XP操作系统的计算机； 2、提供QuartusII软件开发环境。 六、实验步骤

1. 前期准备，首先新建一个工作库目录文件夹，如F:/mywork，便于存储工程项目。此文件夹在后面操作中将被软件默认为工作库，不同的设计项目最好放在不同的文件夹中，同一工程的所有文件必须放在同一文件夹中。再双击桌面图标“QuartusII 7.2”进入QuartusII软件用户界面。

2. 编辑设计文件（VHDL文本输入法）

选择File | New，在New窗口中的Device Design Files中选择设计文件类型为VHDL File，确认后将打开VHDL文本编辑器，输入所设计的四选一多路选择器的源程序，并选择File | Save命令进行存盘，存储在如F:/mywork文件夹中，存储的文件名应与实体名相同，如MUX41.vhd。

3. 创建工程项目

1) 在File菜单中选择New Project Wizard项，将出现工程项目建立向导对话框。

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