内容发布更新时间 : 2024/5/2 11:18:35星期一 下面是文章的全部内容请认真阅读。

查看错误：

calibre?Start REV（result error veiw），可以看报告和错误情况。

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27 后仿真 文件准备 Ecounter导出的verilog文件： tag_with_pads.v 工艺库提供的verilog文件： umc18.v、umc18io3v5v.v，chart35.v 前仿使用的testbench： tb_ tag_with_pads.v （反标时序）

Ecounter导出的Sdf时序文件 tag_with_pads.sdf 仿真过程 与前仿、后仿没有本质区别

补充说明 在版图仿真的过程中，基本上所有内部寄存器都无法再重新拼合，这就要求能够testbench进行良好的规划，通过几个基本的io pin进行数据交换验证。 47

28 版图体会

（1） 这次版图前后做了2个多星期的时间。开始的时候比较顺利，但是到了后期验

证阶段还是出了不少问题，特别是带PAD的版图，问题更加多。反复做很费时间，但是总算最后验证都通过了，所以赶紧整理出一份流程，以便自己和其他同学下次做的时候可以少走弯路。

（2） 这里的流程针对的是有PAD的版图流程。如果没有PAD，就可以省去和PAD

有关的一些步骤。

（3） 相对于SE，ENCOUNTER省去了很多手动操作，基本上所有的步骤都可以用工具实现，减少出错的机会，时序优化和verily优化也很方便和快捷。 （4） 库文件要准备齐全和保证正确，这样可以避免很多和库有关的错误。 （5） 最好执行脚本，每次修改脚本相关部分，不用一步步GUI界面操作，可以节省不少时间；而且可以一次跑几个版本，提高效率；并且不会出现图形界面操作容易漏步骤的情况。

（6） 出现问题，要仔细看err和warning，多思考，多看UG，多查库文件，多google，

多问同学，尽量弄清楚问题的根源所在再尝试解决办法，不要盲目猜想。

（7） 勤记录。包括每次的错误类型和解决办法以及心得体会。 （8） 勤保存。最好每做一步都要保存一次。 （9） 对于本流程每一步骤后面的补充说明，因为都是一些很细节但是很重要的地方，很容易没注意就出错的。

（10） 最后，版图是一项考验耐心和毅力的工作，也需要非常细致和认真的态度，当然也需要花一定的时间，特别是第一次做。最重要的，是不要畏惧困难，因为遇到的拦路虎越多，就越能学到东西。如果太顺利没遇到什么问题，看似人品很好，但是其实可能做完版图也没有深入了解，也只是知道一点皮毛而已，知其然不知其所以然，未必是好事。

（11） 本流程错误之处在所难免，欢迎修改补充更新！

朱秋玲

2008-5-7

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附一 关于umc18工艺库IO PAD的使用

当完成一个core的设计之后，需要在进行综合、布局、布线之前对core的输入输出端口进行处理，也就是编写顶层module将IO PAD单元加入到设计中。 不同的工艺库的IO PAD的名称以及具体使用方式各有不同，具体到umc18工艺库，他所使用的IO PAD是复用的，通过对管脚的正确配置达到不同的功能。umc18工艺库的IO PAD，以具有2mA负载驱动能力的P2A( P ,Y , A ,ODEN ,OCEN , PU , PD , CEN , CSEN )为例，该PAD一共有9个IO端口。 在作为输入PAD使用（Fig 12）时，Y端口与内部core的输入端口相连，P端口与顶层的外部PAD线相连；在作为输出PAD使用（Fig 13）时，A端口与内部core的输出端口相连，P端口与顶层的外部PAD线相连；具体作为输入输出使用时的配置参数见下表。 PAD在作为输入、输出使用时相应的配置方式 输入 输出 CEN 1 1 CSEN 0 0 ODEN 0 1 OCEN 0 1 PU 1 1 PD 0 0 A 0 A Fig 12 input PAD Fig 13 output PAD

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附二 charter0.35进行图层转换（24步：版图验证—导入ICFB）时的Hercules文件及map文件

1. cb35l4_10_csm_dtp.ev

**************cb35l4_10_csm_dtp.ev文件************************************ /*

# File: cb35l4_10_csm_dtp.ev # Author: Milton Huang/Yu Chen

# @(#) Hercules DTP from PP 0.35U 4LM to CSM 0.35U 4LM # @(#) Revision 1.8

# @(#) Date 22-Oct-04

########################################################################### # Copyright (c) 2004 Synopsys, Inc. All Rights Reserved # This information is provided pursuant to a license agreement that grants # limited rights of access/use and requires that the information be treated # as confidential.

########################################################################### # Revision history:

# rev date who what

# ------------ --------- ---- ----------------------------------------------- # Rev. 1.2 06-Jun-02 MH/YC Add Metal Text assign

# Rev. 1.3 10-Jun-02 MH/YC Add Ploy Hammer Head Option

# Rev. 1.4 24-Mar-03 YC Update to remove some useless layers. # Rev. 1.5 03-Apr-03 YC Remove the useless hammerhead section. # Update the capacitor marking layer. # Rev. 1.6 09-Dec-03 YC Add some new TEXT_OPTIONS. # Rev. 1.7 16-Aug-04 YC Fix the wrong creation of pad metal. # Rev. 1.8 22-Oct-04 YC Optimize for new release.

###########################################################################*/

HEADER { INLIB =ci01.gds OUTLIB = ci02.gds BLOCK = ci OUTPUT_BLOCK = ci GROUP_DIR = group

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