内容发布更新时间 : 2024/5/12 15:28:23星期一 下面是文章的全部内容请认真阅读。
25 DRC(异)
1 HEJIAN18
菜单操作：
在“Rules”里面设置好库文件及其路径； 在“Inputs”里加入设计文件。
选中Import layout database from layout viewer即可，表示drc直接从当前Virtuoso
中打开的版图里提取gds文件，Files即是DRC根据版图重新生成的gds文件。
Primary Cell是设计的顶层模块名。 点击Run DRC即开始drc检查。
查看错误：
calibre?Start REV（result error veiw），可以看报告和错误情况。 补充说明：
（1）一些检查可以不做，setup ->select checks，先选中Checks –>Select all checks，然后在Groups的框里，做如图的设置（针对henjian18工艺）：
41
（2）一般只要Encounter里面的verify通过了，DRC就不会有什么大问题。如果有一些很小的错误，例如金属离孔太近，或者金属太宽，一般都是core电源PAD即VSSPAD和core电源环GND之间连接的金属的问题，此时手动做一些小的修改就行。
2 SMIC18
SMIC工艺的步骤和HEJIAN的基本相同，相异如下：
1. SMIC的工作环境没有自带Calibre规则文件，要自己新建calibre文件夹，并添加规则文件：
/data3/library/smic18/EEPROM/smic18_ee_200707/Design_Service_Technology_Files/DRC_runset_file 2. 压缩文件包含4-6层的文件，解压后，要选择相对应的文件使用。但在hejian工艺中，DRC的一些检查可以不选择，但在SMIC中，所有的检查都可以做，最后会出现几个覆盖率的问题，这种问题可以忽略，因为在流片时，foundry可以给添加。
3 charter0.35
步骤基本相同，相异如下： 所有的检查都应该做，最后会出现几个覆盖率的问题，这种问题可以忽略，在最终拼接流片版图时再添加相应的金属保证金属覆盖率。
42
26 LVS
1 HEJIAN18
Step I v2lvs
目的：
将encounter导出的verilog文件转成cdl文件 文件准备：
（1）tag_with_pads.v——Encounter导出的verilog文件 （2）建一个文本script文件，在里面写以下内容：
v2lvs -l hej18.v -b -l arti_HEJ018io.v -b -v tag_with_pads.v -o tag_with_pads.cdl -s0 GND -s1 VDD 将s0、s1改成相应的power名称， 执行文件转换
直接source 上面写好的script文件名即可。
tag_with_pads.v文件转换成了tag_with_pads.cdl， tag_with_pads.cdl文件自动生成在当前目录下，可以直接拿去做LVS。tag_with_pads.v拿去做后仿真。
补充说明： 因为hejian18给core供电的的电源地PAD的pin的名字是VSS，而core
的电源环的名字是GND（因为标准单元的电源地pin名是GND）。所以需要在.cdl文件里加下面一句话把GND和VSS连起来，不然就认为有cdl文件2个不同的地了。
*.CONNRECT GND VSS
Step II LVS
文件准备：
建一个文件all.cdl——给出lvs所需要的几个cdl文件的路径
包括前面的run2lvs过程中导出tag_with_pads_cmd.cdl文件和工艺库的umc18.cdl，arti_HEJ018io_i.cdl 书写格式： .GLOBAL VDD .GLOBAL GND .INCLUDE \ 工艺库文件
.INCLUDE \ 工艺库IO文件 .INCLUDE \ 设计文件
修改库文件：(重要)
因为cdl文件区分大小写，而LVS不区分，所以可以在LVS的Rule文件里加上区分大小写的信息，把以下语句加在LVS的Rule文件里即可： LAYOUT CASE YES SOURCE CASE YES
LVS COMPARE CASE YES
43
接下来可以做LVS检查了。
菜单操作：
(1) 在“Rules”里面设置好库文件及其路径；
(2) 在“Inputs”的Layout里选中Import layout database from layout viewer，表示drc直接从当前Virtuoso中打开的版图里提取gds文件，Files里是DRC根据版图重新生成的gds文件。 (3 ) 在“Inputs”的Netlist里的Files里选中上面建立的all.cdl文件，Netlist format选SPICE，不要选Import layout database from schematic viewer。 （4）Primary Cell是设计的顶层模块名。
点击Run LVS即开始LVS检查。
查看错误：
calibre?Start REV（result error veiw），可以看报告和错误情况。
44
补充说明：
LVS如果有问题一般是Encounter导出的gds时候的MAP文件是否正确，或者是电源环和PAD上是否打LABEL，再或者是前面提到的区分大小写语句没有加到LVS库文件里面。
2 SMIC
SMIC工艺的步骤和HEJIAN的基本相同，相异如下：
1． SMIC的工作环境没有自带Calibre规则文件，要自己新建calibre文件夹，并添加规则文件：
/data3/library/smic18/EEPROM/smic18_ee_200707/Design_Service_Technology_Files/LVS_runset_file/SmicSP3R_cal018_epm_lvs.tar.gz
2． 压缩文件包含4-6层的文件，解压后，要选择相对应的文件使用。
3． 如果LVS检查有MP,MN的不匹配的问题，需要在LVS的规则文件按照错误的提示修改N管和P管的名称。
3 charter0.35
Step I v2lvs
目的：
将encounter导出的verilog文件转成spice网单 在终端中键入：v2lvs –v digital.v –o digital.sp –s cb35os142.spc –l chart35.v spc文件为门级cell的网单，由工艺厂商提供 Step II LVS
在上面v2lvs导出的spice网单文件中加入下面的内容 书写格式： .GLOBAL VDD .GLOBAL GND
接下来进行LVS检查了。
菜单操作：
(1) 在“Rules”里面设置好库文件及其路径；
(2) 在“Inputs”的Layout里选中Import layout database from layout viewer，表示drc直接从当前Virtuoso中打开的版图里提取gds文件，Files里是DRC根据版图重新生成的gds文件。
(3 ) 在“Inputs”的Netlist里的Files里选中上面修改的spice网单文件，Netlist format选SPICE，不要选Import layout database from schematic viewer。 （4）Primary Cell是设计的顶层模块名。
点击Run LVS即开始LVS检查。
45