内容发布更新时间 : 2024/5/24 6:52:25星期一 下面是文章的全部内容请认真阅读。

第9章 ZedBoard入门

前面大家已经对ZYNQ架构以及相应的开发工具有一定的认识，接下来我们将带领大家来一起

体验ZYNQ，体验软硬件协同设计的魅力。由于时间的关系，下面的一些实验（本章及后续章节的实验）可能有不完善的地方，欢迎读者向我们反馈。 9.1 跑马灯

本实验将指导大家使用Vivado 集成设计环境创建本书的第一个Zynq设计。这里，我们使用跑马灯这个入门实验来向大家介绍Vivado IDE的IP Integrator环境，并在Zedboard上实现这个简单的Zynq嵌入式系统。之后，我们将会使用SDK创建一个简单的软件应用程序，并下载到Zynq的ARM处理器中，对在PL端实现的硬件进行控制。本实验分为三个小节来向大家进行介绍：

? 第一节我们将使用Vivado IDE创建一个工程。

? 在第一节的基础上，第二节我们将继续构建一个Zynq嵌入式处理系统，并将完成后的硬件导入

到SDK中进行软件设计。

? 最后一节我们将使用SDK编写ARM测试应用程序， 并下载到ZedBoard上进行调试。 实验环境：Windows 7 x64操作系统， Vivado2013.4，SDK 2013.4

9.1.1 Vivado工程创建

1) 双击桌面Vivado快捷方式

，或者浏览Start > All Programes > Xilinx Design Tools > Vivado

2013.4 > Vivado 2013.4来启动Vivado.

2) 当Vivado启动后，可以看到图9-1的Getting Started页面。

图9- 1 Vivado 开始界面

3) 选择Create New Project选项，图9-2所示的New Project 向导将会打开，点击Next。

图9- 2 New Project 对话框

4) 在Project Name对话框中，输入first_zynq_design作为 Project name, 选择C:/XUP/Zed作为

Project location，确保Create project subdirectory被勾选上，如图9-3，点击Next。

图9- 3 Project Name对话框

5) 在Project Type对话框中，选择RTL Project，确保Do not specify sources at this time 选项没有

被勾选，如图9-4，点击Next。

图9- 4 Project Type对话框

6) 在Add Source对话框中， 选择Verilog作为目标语言，如果你对VHDL熟悉的话， 你也可以

选择VHDL，如果这里你忘记了选择，在工程创建完成后，也可以在工程设置中选择你熟悉的HDL语言。如果你已经有了源文件，在这里就可以选择Add file 或者Add directory进行添加，由于我们没有任何的源文件， 所以这里我们直接点击Next即可，如图9-5。

图9- 5 添加源文件

7) 在Add Existing IP对话框中，点击Next。 8) 在Add Constraints对话框中，点击Next。

9) 在Default Part对话框中，在Specify框中选择Boards选项，在下面的Board列表中选择

ZedBoard Zynq Evaluation and Development Kit，点击Next，如图9-6。