内容发布更新时间 : 2024/12/22 23:03:54星期一 下面是文章的全部内容请认真阅读。

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图 107：最前端背面接收器眼图波形 .............................................. 69 图 108：次前端正面接收器眼图波形 .............................................. 70 图 109：次前端背面接收器眼图波形 .............................................. 70 图 110：中部正面接收器眼图波形 ................................................ 70 图 111：中部背面接收器眼图波形 ................................................ 70 图 112：次末端正面接收器眼图波形 .............................................. 70 图 113：次末端背面接收器眼图波形 .............................................. 70 图 114：最末端正面接收器眼图波形 .............................................. 70 图 115：最末端背面接收器眼图波形 .............................................. 70 图 116：Set Buffer Parameter: buffer Model窗口 ............................. 71 图 117：Sweep Sampling窗口 ................................................. 72 图 118：不同驱动力下的最前端芯片波形 ........................................... 72 图 119：不同驱动力下的次前端芯片波形 ........................................... 72 图 120：不同驱动力下的中部芯片波形 ............................................. 72 图 121：不同驱动力下的次末端芯片波形 ........................................... 72 图 122：不同驱动力下的最末端芯片波形 ........................................... 72 图 123：Parameters栏修改传输线长度 ........................................... 73 图 124：在Set Parameter窗口输入多个参数值 ..................................... 73 图 125：在Set Parameter窗口的Expression栏设定变量参数值 ....................... 74 图 126：Stub线长对波形的影响 ................................................. 74 图 127：串扰分析拓扑......................................................... 75 图 128：串扰对波形的影响——4mil线宽，8mil线距，弱驱动 ............................ 75 图 129：串扰对波形的影响——5mil线宽，7mil线距，弱驱动 ............................ 76 图 130：串扰对波形的影响——5mil线宽，7mil线距，强驱动 ............................ 76 图 131：JEDEC规范中地址类信号拓扑 ............................................. 77 图 132：JEDEC规范中地址类信号的线长要求 ........................................ 77 图 133：转换拓扑成为Constraint Manager约束管理器认可的规则拓扑................... 78 图 134：整理后的地址信号规则拓扑 .............................................. 78 图 135：Set Topology Constraints窗口的Prop Delay栏眉 ........................ 79 图 136：Prop Delay栏眉下输入绝对延迟规则 ...................................... 79 图 137：Set Topology Constraints窗口的Rel Prop Delay栏眉 .................... 79 图 138：Rel Prop Delay栏眉下输入相对延迟规则 .................................. 79 图 139：Set Topology Constraints窗口的Wiring栏眉 ............................ 80 图 140：Wiring栏眉修改拓扑规则 ............................................... 80 图 141：Set Topology Constraints窗口的Max Parallel栏眉 ...................... 81 图 142：Set Topology Constraints窗口的Signal Integrity栏眉 .................. 81 图 143：Allegro Constraint Manger中导入规则拓扑 .............................. 82 图 144：导入LA_CSets.top规则拓扑............................................. 82 图 145：Electrical栏Electrical Constraint Set目录下出现导入的LA_CSETS规则 ..... 83 图 146：Analysis Modes窗口Electrical Modes栏选择DRC模式 ...................... 83

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1 Cadence Allegro PCB SI简介

Allegro PCB SI是Cadence SPB系列EDA工具之一，针对电路板级的信号完整性和电源完整性提供了一整

套完善、成熟而强大的分析和仿真方案，并且和Cadence SPB的其他工具一起，实现了从前端到后端、约束驱动的高速PCB设计流程。

信号完整性和电源完整性的仿真按照在这个设计流程中所处的阶段可以分为前仿真和后仿真，本文会介绍

Allegro PCB SI在前仿真阶段基本的设计流程和操作步骤，并重点介绍其中的配置和模型加载环节。

1.1 高速PCB设计流程

传统的PCB设计流程如下图所示：

图 1：传统的PCB设计流程图

而引入的Allegro PCB SI仿真工具后的设计流程改进为：

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图 2：Allegro PCB SI高速PCB设计流程图

2 Allegro PCB SI的前仿真

前仿真，顾名思义，就是布局或布线前的仿真，是以优化信号质量、避免信号完整性和电源完整性为目的，

在众多的影响因素中，找到可行的、乃至最优化的解决方案的分析和仿真过程。简单的说，前仿真要做到两件事：其一是找到解决方案；其二是将解决方案转化成规则指导和控制设计。

一般而言，我们可以通过前仿真确认器件的IO特性参数乃至型号的选择，传输线的阻抗乃至电路板的叠层，使用Allegro PCB SI进行前仿真的基本流程如下： ■ 准备仿真模型和其他需求 ■ 仿真前的规划 ■ 关键器件预布局 ■ 模型加载和仿真配置 ■ 方案空间分析

■ 方案到约束规则的转化

匹配元件的位置和元件值，传输线的拓扑结构和分段长度等。

2.1 准备仿真模型和其他需求

在本阶段，我们需要为使用Allegro PCB SI进行前仿真做如下准备工作：

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■ 获取所使用元器件的仿真模型 ■ 获取所使用连接器的仿真模型

■ 获取所使用元器件和连接器的器件手册和用户指南等相关资料 ■ 获取所需的规范文档

■ 了解相关电路和接口工作原理

■ 从上述文档资料中提取与信号完整性相关的要求 ■ 当需要时，预先创建拓扑样本

■ 当需要时，预先创建相对于不同阈值电压的眼图模板 ■ 当需要时，预先创建自定义测量

下面，我们会以一个实际的电路板为例，介绍前仿真在Allegro PCB SI 16.5中的具体执行过程。 案例电路板：DDR3带寄存器内存条（RDIMM）B0公版，其原理图和brd设计文件可以在JEDEC网站上下

载，下载链接为：

http://www.jedec.org/system/files/docs/design/DDR3/PC3-RDIMM_V072_RC_B0_20090713.zip。

编者注：以上链接需要在JEDEC网站注册成功后才能下载。

对于DDR3内存条，它的分类有多种，RDIMM、UDIMM、SODIMM、MicroDIMM等；每一种类型又根据

配置的不同（主要是所使用的内存芯片的数目和位宽的不同）分成多款公版（Raw Card）。分类的细节编者就不在此详述，如需了解可参阅JEDEC相关规范或其他相关文章。

对于RDIMM，从内存控制器发送过来的时钟和地址、命令、控制信号都会先经过内存条上的寄存器寄存，然后再发送到内存芯片。所以在RDIMM内存条上，寄存器和内存芯片上的时钟和地址、命令、控制信号就构成了一个时域系统。在本文中，我们将针对这个时域系统进行仿真和分析。而对于数据类信号（数据、数据选通和数据掩码），需要通过金手指、内存插槽、主板上的信号线和内存控制器相连，文本将忽略对其的仿真和分析。

根据上文所述，本文中我们只关心寄存器和内存芯片的地址、命令、控制和时钟信号的时域系统，所以模型文件和文档资料也只需要准备与这部分系统相关的即可。

2.1.1

获取所使用元器件的仿真模型

DDR3的寄存器多数由TI或IDT提供，但TI或IDT并没有在其公司网站上公开提供IBIS或Hspice仿真模型，

我们可以向TI或IDT询问索要寄存器的IBIS模型；而内存芯片的IBIS模型可以在Samsung、Micron、Hynix、Elpida等公司的网站上找到，各个厂商的模型虽然在参数曲线上有少许区别，但其特性都符合JEDEC的DDR3规范，都可在RDIMM设计上使用，我们选择一个类型相符（位宽、容量、管脚数目、堆叠与否）的即可。

这里，我们可以在Micron网站上下载以下EBD模型，由于其本身的配置和RDIMM的B0公版一致（应该就是使用公版设计生产的），所以我们可以从下载到的EBD压缩包中解压得到所需的寄存器和内存芯片模型。

http://www.micron.com/~/media/Documents/Products/Sim Model/Modules/DDR3/MT18JDF51272PDZ-1G6M1_ebd.ashx

下载得到MT18JDF51272PDZ-1G6M1_ebd.zip，在压缩包中可解压找到EA32882_1p6.ibs和v78d.ibs两个

文件，依次是寄存器和内存芯片的IBIS仿真模型。

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2.1.2 获取所使用连接器的仿真模型

本案例中，不执行通过内存金手指、内存插槽和主板相连的信号的仿真分析，所以相关金手指和插槽的模

型忽略。

2.1.3 获取所使用元器件和连接器的器件手册和用户指南等相关资料

TI寄存器的datasheet下载链接如下： IDT寄存器的datasheet下载链接如下： Micron内存芯片的datasheet下载链接如下：

http://www.ti.com.cn/cn/lit/ds/symlink/sn74ssqe32882.pdf

http://www.idt.com/sites/default/files/documents/IDT_SSTE32882KB1_DST_20120217.pdf

http://www.micron.com/parts/dram/ddr3-sdram/~/media/Documents/Products/Data Sheet/DRAM/4251Gb_DDR3_SDRAM.ashx

2.1.4 获取所需的规范文档

DDR3 SDRAM规范可以在JEDEC网站如下网页下载：

DDR3 RDIMM RC B设计规范可以在JEDEC网站如下网页下载： DDR3 SSTE32882寄存器规范可以在JEDEC网站如下网页下载： 编者注：以上链接都需要在JEDEC网站注册成功后才能下载。

http://www.jedec.org/sites/default/files/docs/JESD79-3E.pdf

http://www.jedec.org/sites/default/files/docs/4_20_20_AnnexBR21.pdf http://www.jedec.org/sites/default/files/docs/JESD82-29A_0.pdf

2.1.5 了解相关电路和接口工作原理

做仿真分析前，了解相关电路和接口的原理是必须的。但介绍DDR3 RDIMM工作原理和DDR3接口规范等

内容不在本文范畴内，本小节忽略。

2.1.6 提取与信号完整性相关的要求

这一环节，简而言之，就是从元器件手册和相关规范中找到与信号完整性相关的要求，例如建立时间、保

持时间、变化沿斜率范围、最大过冲电压、最小下冲电压等等，从而通过仿真分析找到符合这些要求或参数的解决方案。相关的参数要求当需要时，会在下文介绍仿真执行时给出，这里不再详述。

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