内容发布更新时间 : 2024/12/22 22:48:07星期一 下面是文章的全部内容请认真阅读。
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图 17：Allegro PCB SI GXL电压赋值窗口
当完成了GND、VDD和VTT的电压输入后，我们已经可以点击“Next”按钮进入到下一环节中。但熟悉RDIMM的人会知道，本案例的内存条还有几个事实上的电源和地网络，例如作为寄存器模拟电源的AVDD，作为SPD的EEPROM芯片电源的VDDSPD，数据类信号的参考电压VREF_DQ，以及命令和地址类信号的参考电压VREF_CA。这些电源和地信号对本案例的仿真没有影响，但如果本着严谨的态度，我们也可以花时间设置一下。
图 18：选择“Edit Voltage On Any Net In Design”
点击Setup Power and Ground Nets窗口下方的“Edit Voltage On Any Net In Design”按钮，会弹出Identify DC Nets窗口。
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图 19：Identify DC Nets窗口。
在Identify DC Nets窗口中找到需设定的电源和地网络，本案例是AVDD、VDDSPD、VREF_CA和VREF_DQ，依次在右方的Voltage栏中输入1.5V、1.5V、0.75V和0.75V，然后Apply或OK确认。Allegro PCB SI会弹出警告窗口提示网络与非电源或地管脚相连，不去管它，确认即可。
图 20：Allegro PCB SI GXL关于电源和地网络的提醒框
回到Setup Power and Ground Nets窗口，点击“Next”按钮进入下一环节。不过在本案例中，由于本环节的设置存在疑似问题，而之前在Setup Category Selection窗口又勾选了最后一项“Run Audit upon completion of each setup categoty”，因此SI Design Audit窗口会弹出，并显示此环节存在的疑似问题。
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图 21：设置电源和地网络环节的SI Design Audit窗口
本案例本环节中，疑似的问题是我们在Setup Power and Ground Nets窗口将VTT设定为电源和地网络并赋值，而Allegro PCB SI却检查到VTT并没有和任何电源和地管脚直接相连。由于VTT确实是电源，我们可以选择Ignore Errors忽略它，或者Resolve Errors修复它。此时，点击Resolve Errors下的“All”按钮，会弹出Select Errors to be Resolved窗口，窗口中提示所有VTT连接的管脚Pinuse属性会被修改为POWER，选择OK确认。
图 22：Select Errors to be Resolved窗口自动修复VTT问题
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上面是自动修复问题，会把所有VTT连接的管脚都修改成为POWER属性。如果希望保持VTT电容和匹配
电阻管脚的UNSPEC属性不变，只把VTT相连的金手指管脚属性修正，可以采用手动地方式执行。选中此错误，点击Resolve Errors下的“Manual”按钮，会弹出Change Pin Use of a Pin窗口。
图 23：Change Pin Use of a Pin窗口
图 24：选中管脚后的Change Pin Use of a Pin窗口
在Change Pin Use of a Pin窗口中，可以简单地通过下方的按钮将所有管脚改为电源或地属性，也可以点
击选中某一管脚后，通过下方的按钮单独修改为电源或地属性。这里，我们依次选中J1.48、J1.49、J1.120和J1.240管脚，并点击下方的“Change Selected Pin to Power”按钮将上述四个管脚修改成电源属性，然后OK退出。
2.4.6 设置叠层
接上节，当我们完成针对上一环节的SI Setup Audit并OK确认后，Setup Power and Ground Nets窗口会切
换至Setup Design Cross-Section窗口，即设置叠层窗口。
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图 25：Setup Design Cross-Section窗口
准确设置电路板的叠层，不仅是仿真的需要，对高速PCB的布线本身，也有一定的必要，例如Allegro的约束管理器（Constraint Manager）是支持用传输延迟来控制“等长”的，这也是相对于控制传输线长度更精确匹配控制方式，但如果叠层没有准确设置，传输延迟的计算也就不再准确，延迟匹配也就无从谈起了。
一般而言，叠层的设计需要依据项目的具体情况，综合成本、结构、密度、电源、信号完整性等多方面因素进行考虑。设计是一个复杂的过程，不过如果是叠层已经确认，只是需要在Allegro PCB SI中输入，就很简单了。叠层的方案可以来自于业界规范，可以来自于已有的设计，也可以来自于PCB板厂的推荐。对于本案例，JEDEC规范中已经给出了推荐的叠层。
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