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一种CMOS新型ESD保护电路设计

作者：沈放 陈巍 黄灿英 陈艳 来源：《现代电子技术》2015年第24期

摘 要：金属氧化物半导体（MOS）器件的缩放技术使集成电路芯片面临着严重的静电放电（ESD）威胁，而目前采用的ESD保护电路由于电流集边效应等原因，普遍存在着抗静电

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能力有限、占用较大芯片面积等问题。根据全芯片ESD防护机理，基于SMIC 0.18 μm工艺设计并实现了一种新型ESD保护电路，其具有结构简单、占用芯片面积小、抗ESD能力强等特点。对电路的测试结果表明，相对于相同尺寸栅极接地结构ESD保护电路，新型ESD保护电路在降低35%芯片面积的同时，抗ESD击穿电压提升了32%，能够有效保护芯片内部电路免受ESD造成的损伤和降低ESD保护电路的成本。

关键词： 静电放电（ESD）保护； 栅极接地NMOS； 抗静电； 电流集边效应； 低成本 中图分类号： TN43?34 文献标识码： A 文章编号： 1004?373X（2015）24?0128?04 Design of a new ESD protection circuit for CMOS device SHEN Fang， CHEN Wei， HUANG Canying， CHEN Yan

（School of Science and Technology， Nanchang University， Nanchang 330029， China） Abstract： The scaling technology of the metal oxide semiconductor （MOS） device makes the integrated circuit chips face with serious electrostatic discharge （ESD） threats， and the

problems of limited anti?static electricity capacity and occupying large chip area exist in the current used ESD protection circuit because of current crowding effect. According to ESD protection

mechanism of the whole chip， a new ESD protection circuit was designed and implemented based on SMIC 0.18 μm technology， which has simple structure， small chip occupation area and strong capacity of anti?static electricity. The test results of the circuit show that， in comparison with the ESD protection circuit with same size and gate?grounded structure， the new ESD protection circuit can reduce the chip area by 35% while the anti?ESD breakdown voltage is increased by 32%. The circuit can effectively protect the internal circuits in the chip from ESD damage and reduce the cost of ESD protection circuit.

Keywords： ESD protection； gate?grounded nMOS； anti?static electricity； current crowding effect； low cost 0 引 言

随着集成电路制造工艺水平的迅猛发展，集成电路的集成度有了明显的提高，促进集成电路朝着高速、低功耗、多功能方向发展[1]。芯片性能不断提高的同时，也伴随着金属氧化物半导体（Metal Oxide Semiconductor，MOS）管栅极绝缘层的减薄，使得集成电路的抗过压能力显著降低[2]，典型CMOS集成电路的耐击穿电压[3]仅有80～100 V。而在集成电路的生产、运输、使用过程中，不可避免的将遭受到来自人和周围环境的静电，这些静电往往都在数千伏甚至上万伏[4]。

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静电放电（Electrostatic Discharge，ESD）问题严重制约着集成电路芯片的可靠性，有数据表明，芯片失效中有三成以上是因ESD造成的[5]。因此，ESD保护电路的设计成为集成电路可靠性设计的重要内容。

目前，ESD保护电路的实现主要是采用栅极接地NMOS（GG?NMOS）电路，通过栅极接地的NMOS管和可控硅实现，这种方法存在着电路面积大、抗静电能力有限等问题[6]。 针对这些不足，本文基于ESD保护电路的工作原理设计了一款全新结构的ESD保护电路，能够在与GG?NMOS电路采用相同尺寸的MOS管的情况下明显大幅提高芯片的抗ESD电压。同时，新型ESD保护电路占用更小的芯片面积且由于静态电流更小而具有更低的静态功耗。

1 ESD保护电路的工作原理

一般情况下，CMOS芯片的输入端为器件的栅极。当芯片遭受到来自人和周围环境的静电时，器件栅极氧化层将承受数千伏以上的电压，并最终导致栅极氧化层的击穿[7]。ESD保护电路，是在CMOS集成电路的输入管脚附近为ESD放电提供电荷的泄放通道，从而保护输入级MOS器件免除ESD高电压的伤害[8]。

由于芯片的电源（Vdd）和地（Vss）管脚都有可能遭受到ESD放电的伤害，在设计保护电路的过程中需要在Vdd与管脚间和Vss与管脚间都要设计ESD保护电路。在设计ESD保护电路的过程中，除了要实现所需的防静电功能外，还必须尽可能少的影响芯片内部的电路功能。

在ESD保护电路中，最成熟的、运用最广的当属GG?NMOS电路，将MOS管的栅极、源级和衬底都接地，其结构及寄生效应如图1所示。

图1 GG?nMOS结构图及其寄生效应

由于栅、源、衬底都与地处于同一电位，在正常情况下NMOS管一直处于关断状态。当来自外界的静电放电为正向脉冲电流（IESD）时，这一静电电压将被施加在漏极，使得漏极电压增大，引起漏极和衬底之间PN结反偏并产生雪崩击穿，漏极大量的空穴向衬底流动，形成漏源电流Ids，导致衬底的电位上升。随着衬底电位的不断上升，衬底和源极间的电位差超过它们之间的PN结导通电压。这时，衬底寄生NPN管导通，形成由漏极流向源级的ESD泄放电流Ic及流经衬底（等效为电阻Rsub）的ESD泄放电流Isub，对应的漏极和衬底间电压Vd大小为Vd1，流过漏极的电流为Id1，NMOS管开始工作在负微分区。此后，漏极和衬底间的电压开始减小，并到达维持电压Vh（对应的维持电流为Ih），寄生NPN管开始自偏置工作，ESD电流中相当一部分由NPN管提供，ESD产生的电流从衬底向源极流动，电流驱动能力比表面沟道导通时还要强，一直持续到NMOS管发生二次击穿（此时对应的击穿电压为