内容发布更新时间 : 2024/5/18 8:56:53星期一 下面是文章的全部内容请认真阅读。

ＥDＡ技术与VHDL语言

课程大作业

设计题目： 电子分频器

姓 名： 李 露 班 级： 自动化10（2） 学 号： 41003010208

目录

1. 设计背景 2. 设计方案

2.1计数器模块

2.2任意偶数分频模块 2.3任意奇数分频模块 2.4设计思路

3. 数字分频器模块的VHDL源程序

3.1 任意偶数分频的VHDL源程序（dvf.VHD） 3.2 任意奇数分频的VHDL源程序（dvf.VHD） 4. 源程序总体描述 5. 波形仿真图 6. 总结 7. 参考文献

1. 设计背景

EDA技术作为计算机硬件设计中的关键设计技术之一，是每一位将来希望从事涉及电子系统与集成电路设计研究领域工作的人所必须掌

握的一门技术。时序逻辑电路作为其主要 设计与研究的电路类型之一，在EDA中占据着重要的位置，而时钟信号在时序逻辑电路有占据着重要的位置，它决定了时序逻辑单元中的状态何时更新。时钟信号作为一种有固定周期并与运行状态无关的信号量，在边沿触发机制中，只有上升沿或下降沿才是有效信号，才能控制逻辑单元状态量的改变。为满足不同的时序电路要求，对时钟信号进行分频也显得格外重要

基于EDA技术的数控分频器设计,采用的是用软件的方法设计硬件的EDA (电子设计自动化)技术。作为EDA技术重要组成部分的VHDL硬件描述语言是一种符合IEEE工业标准的建模语言。用它设计的数控分频器可作为一个模 块,移植到很多数字电路系统中,且极易修改,只要修改程序中的某几条语句,就可使最大分频系数得到改变。整个设计过程简单、快捷。可从根本上减少硬件调试 的时间,为总体设计完成争取宝贵的时间。

2. 设计方案

2.1 计数器模块

通过计数器来记录clk的信号个数，分别有以上升沿计数和以下降沿计数。偶数计数器可采用以上升沿计数，即每当clk从0变为1时记一个数，下降沿计数是当clk从1变为0时记一个数

2.2 任意偶数分频模块

定义一个计数器对输入时钟进行计数，在计数的前一半时间里，输出高电平，在计数的后一半时间里，输出低电平，这样输出的信号就是占空比为50%的偶数分频信号。例如，6分频，计数值为0~2输出高电平，计数值为3~5输出低电平。