内容发布更新时间 : 2024/5/1 3:36:08星期一 下面是文章的全部内容请认真阅读。

课程名称：

实验项目：

实验地点：矿院楼二层

专业班级：电子信息工程 学号：

学生姓名：本科实验报告

CPLD/FPGA应用设计 1位全加器 2位10进制计数器 显示译码器 4位加法计数器

EDA实验室 1101班 年月日

课程名称：

实验项目：

实验地点：矿院楼二层

专业班级：电子信息工程 学号：

学生姓名：

本科实验报告

CPLD/FPGA应用设计 1位全加器 EDA实验室 1101班 年月日

实验一1位全加器

一、实验目的

1、熟悉ispDesignEXPERT System、Quartus原理图设计流程的全过程。 2、学习简单组合电路的设计方法、输入步骤。 3、学习层次化设计步骤。

4、学习EDA设计的仿真和硬件测试方法。 二、实验原理

1位全加器可以由图1那样用两个半加器及一个或门连接而成，因此需要首先完成图2所示的半加器设计。

要求使用原理图输入的方法先进行底层半加器设计，再建立上层全加器设计文件，调用半加器和或门符号，连接完成原理图设计。

ainINPUTVCCOR2PIN_2banjiaqiABinstcinINPUTVCCbanjiaqiCOSOABinst3inst4binINPUTVCCCOSOOUTPUTcoutPIN_3OUTPUTPIN_5sumPIN_6PIN_4 图1 - 全加器原理图

AND2AINPUTVCCOUTPUTCOPIN_15instPIN_20XNORBINPUTVCCNOTOUTPUTSOPIN_16inst2inst3PIN_21 图2 - 半加器原理图

三、实验任务

1、用原理图输入方法设计半加器电路。

2、对半加器电路进行仿真分析、引脚锁定、硬件测试。 3、建立顶层原理图电路。

4、对全加器电路进行仿真分析、引脚锁定、硬件测试 四、实验步骤

1、建立设计工程

打开QuartusⅡ6.0软件，新建项目，选择file—new project wizard命令，指定工程的工作目录，工程名及顶层实体名，并选择FPGA器件EP1C12Q240C8。

2、原理图源文件输入： a、新建原理图输入源文件

选择file—new命令，在【New】对话框中选择Design Files—Block Diagram/Schematic File原理图文件输入。

b、添加元器件符号

在绘图区双击鼠标左键，即弹出添加符号元件的窗口 c、添加输入、输出符号

d、连线及连线命名、标记输入、输出，并保存已完成的设计