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信号完整性分析基础系列之九——时钟的抖动测量与分析

上一篇 / 下一篇 2011-04-11 15:02:36 / 个人分类：高速信号设计

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信号完整性分析基础系列之九

——时钟的抖动测量与分析

张昌骏 美国力科公司深圳代表处

摘要：本文简要介绍了时钟的抖动定义、各种抖动的应用范围、抖动的分解和基于示波器的测量与分析方法。

关键词：时钟，抖动测量，抖动分析，相位噪声，实时示波器

时钟是广泛用于计算机、通讯、消费电子产品的元器件，包括晶体振荡器和锁相环，主要用于系统收发数据的同步和锁存。如果时钟信号到达接收端时抖动较大，可能出现：并行总线中数据信号的建立和保持时间余量不够、串行信号接收端误码率高、系统不稳定等现象，因此时钟抖动的测量与分析非常重要。

时钟抖动的分类与定义

时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。

TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。

对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的计算方法。

图

1：三种时钟抖动的计算方法

时钟抖动的应用范围

图2：收发器TX端示意图

在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。TIE抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE抖动的要求。对于串行收发器的参考时钟，通常测量其TIE抖动。如下图2所示，在2.5Gbps的串行收发器芯片的发送端，参

100MHz，锁相环25倍频到2.5GHz后，为Serializer（并行转串行电路）提供时钟。当

参考时钟抖动减小时，TX输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE抖动。另外，用于射频电路的时钟通常也需测量其TIE抖动（相位抖动）。

考时钟为

图3：共同时钟总线时序示意图

在并行总线系统中，通常重点关注period jitter和cycle to cycle jitter。比如在共同时钟总线（common clock bus）中（如图3所示），完整的数据传输需要两个时钟脉冲，第一个脉冲用于把数据IO Buffer，第二个脉冲将数据锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟（flight time）过大时，数据的建立时间不够，传输延迟过小时，数据的保持时间不够；同理，当这一个时钟的周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。可见，时钟周期的变化直接影响建立保持时间，需要测量period jitter和cycle to cycle jitter。关于共同时钟总线的时序分析的详细讲解，请参考Stephen H. Hall、Garrett W. Hall和James A. McCall写的信号完整性分析书籍：《High-Speed Digital System Design》。

锁存到发送芯片的