内容发布更新时间 : 2024/5/22 2:36:45星期一 下面是文章的全部内容请认真阅读。

TSMC 和 Cadence 合作开发 3D-IC 参考流程以实现真正

的 3D 堆叠

新参考流程增强了 CoWoSTM (chip-on-wafer-on-substrate)芯片设计 使用带 3D 堆叠的逻辑搭载存储器进行过流程验证

全球电子设计创新领先企业 Cadence 设计系统公司(NASDAQ：CDNS) 今天宣布，台积电与 Cadence 合作开发出了 3D-IC 参考流程，该流程带有创新 的真正 3D 堆叠。该流程通过基于 Wide I/O 接口的 3D 堆叠，在逻辑搭载存储 器设计上进行了验证

，可实现多块模的整合。它将台积电的 3D 堆叠技术和

Cadence?3D-IC 解决方案相结合，包括了集成的设计工具、灵活的实现平台， 以及最终的时序物理签收和电流/热分析。

相对于纯粹在工艺节点上的进步，3D-IC 技术让企业在寻求更高性能和 更低功耗的道路上，有了更多的选择。3D-IC 给开发当今复杂设计的工程师们 提供了几项关键优势，帮他们实现更高的性能、更低的功耗以及更小的尺寸。 今天宣布的内容，是两位 3D- IC 技术领先者一年前宣布的台积电 CoWoS?参考 流程的延续。

我们与 Cadence 紧密协作以实现真正 3D 芯片开发，台积电设计架构营 销部高级总监 Suk Lee 表示。通过这一全新的参考流程，我们的共同客户可以 充满信心地向前推进 3D-IC 的开发，因为他们知道其 Cadence 工具流程已通过 3D-IC 测试工具在硅片上进行过验证。

3D-IC 是进行产品整合的全新方法。它赋予摩尔定律新的维度，需要深 度合作才能获得完美的功能产品，Cadence 首席战略官兼数字与签收集团资深 副总裁徐季平表示。这一最新的参考流程表明，我们携手台积电开发 3D 芯片 的实际操作流程不仅可行，而且对于解决芯片复杂性方面是个有吸引力的选择。

Cadence 3D-IC 流程中的工具囊括了数字、定制/模拟及最终签收技术。 它们包括 Encounter? Digital Implementation System、Tempus? Timing Signoff Solution、Virtuoso?

Layout

Editor、Physical

Verification

System、QRC

Extraction、Encounter Power System、Encounter Test、Allegro? SiP 及 Sigrity? XcitePI/PowerDC。

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