内容发布更新时间 : 2025/1/23 7:29:03星期一 下面是文章的全部内容请认真阅读。
EDA试题1
一、 填空
1. 当前最流行的并成为IEEE标准的硬件描述语言包括 VHDL语言 和 Verilog HDL语言 。
2. EDA中文全称是 电子设计自动化 。IP核在EDA技术和开发中具有十分重要的地位，IP指的是 知识产权核或知识产权模块 。 3. 将硬件描述语言转化为硬件电路的重要工具软件称为 HDL综合器 。P21
4. 一般情况下，FPGA是基于 与或阵列 的可编程逻辑结构，CPLD是基于 查找表 的可编程逻辑结构。P28 5. EDA仿真过程中主要涉及 时序 仿真和 功能 仿真。
6. EDA的优化设计主要是进行 资源 优化和速度优化，其中速度优化主要有 流水线设计 、 寄存器配平 和 关键路径法 等三种优化方法。P326 7. VHDL子程序有 PROCEDURE 、 FUNCTION 两类。P230
8. EDA的中文全称为_电子设计自动化_______，HDL为 _硬件描述语言___。
9. 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→_功能仿真_→综合→适配→_时序仿真__→编程下载→硬件测试。
10. FPGA中文全称是_现场可编程门阵列_，CPLD中文全称是_复杂可编程逻辑器件_。其中___CPLD__是基于乘积项的可编程逻辑结构，_FPGA__是基于查找表的可编程逻
辑结构。P28
11. VHDL语言按照执行顺序的不同可以分为_顺序语句_和 并行语句_语句。
12. 在仿真延时中，y <= x AFTER 20ns 中的20ns指的是__固有______延时, y<= TRANSPORT x AFTER 20 ns中的20ns指的是 __传输__延时。P151 13. 资源优化主要有__资源共享_、_逻辑优化__和 _串行化__等三种优化方式。P326 一、 问答题
1． 与传统电子设计方法相比，EDA采什么设计方法？比较这两种设计方法的区别？ 答：EDA采用自顶向下的设计方法 手工设计方法缺点：
1)设计、调试十分困难。2)查找和修改十分不便。3)大量文档，不易管理。4)可移植性差。 5)只有在设计出样机或生产出芯片后才能进行实测。 EDA技术有很大不同：
1)采用硬件描述语言作为设计输入。2)库(Library)的引入。3)设计文档的管理。
4)强大的系统建模、电路仿真功能。5)具有自主知识产权。 6)标准化、规范化及IP核的可利用性。7)自顶向下设计方案。8)自动设计、仿真和测试技术。9)对设计者的硬件知识、经验要求低。10)高速性能好（与以CPU为主的电路系统相比） 。11)纯硬件系统的高可靠性。. 2． 简述EDA设计流程。
答：设计输入 综合 适配 仿真 下载 硬件测试 3． 根据编程方式的不同， PLD器件可以分为哪几类？
熔丝型器件；反熔丝型器件；EPROM型；EEPROM型；SRAM型；Flash型。 4． 什么是重载？重载函数有何用处？
答：同样名称的函数可以用不同的数据类型作为此函数的参数定义多次，以此定义的函数称为重载函数； 5． VHDL语言按照执行顺序的不同可以分为哪两类基本语句？并且各举一例说明。 答：顺序语句 和 并行语句
1. 什么是自顶向下的设计方法？与传统电子设计方法相比有什么优点？
答：自顶向下就是在整个设计流程中各个设计流程逐步求精的过程，即是从高抽象级别到低抽象级别的整个设计周期。 优点：在整个设计过程中不必太注意目标器件的设计细节。
2. 在FPGA 设计过程中，综合的含义是什么？主要有哪几种类型的综合？
答：综合：将用行为和功能层次表达的电子系统转换成为低层次的便于具体实现的模块组合装配的过程。 有语言综合、行为综合、逻辑综合、结构综合
3. EDA技术最终实现目标的ASIC可以通过哪三种途径完成？ 答：门阵法 标准单元法 可编辑逻辑器件控制法 4. 简述信号与变量的主要区别。（3分）1 答：p130
基本用法 信号signal 用于电路线路中信号的连接 变量variable 用于作为进程中局部数据存储单元 - 1 -
适用范围 行为特征 在整个结构体中任何地方都可以适用 在进程最后才对信号赋值 只能在所定义的进程中使用 立即赋值 5. 在VHDL设计中，给触发器复位有哪两种方法？如果时钟进程中用了敏感信号表，哪种复位方式必须要把复位信号放在敏感信号表中？（3分） 答：同步复位 异步复位。 异步复位
6．利用FPGA构成数字系统时为什么需要配备一个PROM或EEPROM? （2分） 二、 VHDL程序填空：（10分，每空1分）
下面程序是一个具有加法和减法功能的16位计数器VHDL描述，试补充完整。 空1 IEEE; （LIBRARY） use 空2 .STD_LOGIC_1164.all; (IEEE)
use ieee. 空3 .all; (STD_LOGIC_UNSIGNED) 空4 cnt_add_sub is (ENTITY)
port(clk : in STD_LOGIC;
rst : in STD_LOGIC; enable : in STD_LOGIC; add_sub : in STD_LOGIC;
q : out STD_LOGIC_VECTOR(15 downto 0));
end cnt_add_sub;
architecture cnt_add_sub of 空5 is (cnt_add_sub) 空6 q_tmp: STD_LOGIC_VECTOR(15 downto 0);(SIGNAL) begin
空7 (clk,rst) (PROCESS) begin
空8 rst='1' then q_tmp<=(others=>'0');( if )
elsif 空9 and clk='1' then （clk’event） if enable='1' then
if add_sub='1' then
q_tmp<=q_tmp+1;
else
q_tmp<=q_tmp-1;
空10 ; (end if)
end if ;
end if ; end process; q<=q_tmp; end cnt_add_sub;
下面程序是一位全加器的VHDL描述，试补充完整。 --半加器描述
空1 IEEE; (library) USE IEEE.STD_LOGIC_1164.ALL;
ENTITY 空2 IS (h_adder) 空3 (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder;
ARCHITECTURE 空4 OF h_adder is (fh1) BEGIN
(PORT)
- 2 -
so <= NOT(a XOR (NOT b)) ; co <= a AND b ; END ARCHITECTURE fh1; --一位全加器顶层设计描述 ??
ENTITY f_adder IS
PORT (ain，bin，cin : 空5 STD_LOGIC;(IN) cout，sum : OUT STD_LOGIC ); END ENTITY f_adder;
ARCHITECTURE fd1 OF f_adder IS
空6 h_adder IS (COMPONENT) PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ；
空7 d，e，f : STD_LOGIC; (SIGNAL) BEGIN
u1 : 空8 PORT MAP(a=>ain，b=>bin，co=>d，so=>e); (h_adder) u2 : h_adder PORT MAP(a=> 空9 ， b=>cin，co=>f，so=>sum);(e) cout <= d 空10 f; (OR) END ARCHITECTURE fd1;
在程序中存在5处错误，试找出错误，写出错误原因，并写出正确语句。 第1行－ 第2行－ 第3行－ 第4行－ 第5行－ 第6行－ 第7行－ 第8行－ 第9行－ 第10行－ 第11行－ 第12行－ 第13行－ 第14行－ 第15行－ 第16行－ 第17行－ 第18行－ 第19行－ 第20行－ 第21行－ 第22行－ 第23行－ 第24行－ 第25行－
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder38 is
port (Q0: out std_logic_vector(7 downto 0); Q1: in std_logic_vector(2 downto 0); en: in std_logic); end entity decoder38;
architecture code1 of decoder is (decoder38) begin
process( ) (process(Q1))
signal temp : std_logic_vector(7 downto 0);(variable) begin
if en = '1' then temp := \ else case Q1 is
when \ when \ when \ when \ when \ when \ when \ when \ end if;
(前插入 END CASE)
- 3 -