内容发布更新时间 : 2024/5/18 4:43:32星期一 下面是文章的全部内容请认真阅读。

基于FPGA的多路CPRI测试系统设计与实现

近年来随着移动通信的发展,5G的相关技术指标也在逐步研究、完善中。在未来5G网络中,为实现网络的高速接入,天线端将采用大规模天线技术(Massive MIMO)的方式阵列,此时基带处理单元(Building Base band Unit,BBU)与射频拉远单元(Radio Remote Unit,RRU)之间的数据传输若仍采用过去的单路通用公共无线电接口(Common Public Radio Interface,CPRI),则无法满足庞大数据量与传输速率的需求。基于此,本文采用多路CPRI接口,通过多路光纤连接使用FPGA模拟的BBU发送端与RRU接收端,整体模拟基站的数据传输以满足未来需求。本文采用FPGA、GTX高速收发器、CPRI协议等设备及接口协议,设计了一种模拟基站基带传输的误码率测试方案。

首先选用相应开发板及芯片,针对基站中BBU侧发射端,选用递增数和伪随机信号做BBU侧的源数据,并对CPRI组帧模块、GTX发送模块以及时钟生成模块进行了设计和整体的硬件实现与调试,验证了9.8Gbps线速率下CPRI发送端实现的可能性并保证了时钟精度控制在合理的抖动范围之内。然后针对基站中RRU侧接收端,对GTX接收模块、CPRI解帧模块以及误码率计算、传输模块进行了设计和整体的硬件实现与调试,在接收端进行了超帧同步与slide同步,并将输出的误码计算值上传给使用Visual Basic语言编写的PC端软件,使得数据可被实时解析、显示。最后针对实际环境中,时钟抖动对发射端天线以及接收端信号的影响,分析并通过查找相关资料给出了多通道抖动的消除方法。本文使用Verilog硬件描述语言,通过FPGA模拟了2通道16×16架构的Massive MIMO数据流传输,建立了发送端和接收端多路CPRI接口的链接,并使用光纤实现了二者间的互通互联,从而模拟BBU与RRU之间数据的传输。

最后通过分析各模块实现结果及PC显示数据,表明整体工程达到预期设计要求,验证了此方案的正确性,在现阶段具有一定的参考意义。