内容发布更新时间 : 2024/5/22 22:02:45星期一 下面是文章的全部内容请认真阅读。

东北大学考试试卷（A卷） …总分 一 二 三 四 五 六 七 八 九 十 学 院 … … 2004—2005 学年第 1 学期 …课程名称：计算机组成原理 …班 级 ○…┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄ … 一、（15分）填空题（答案写在下边空白处，标明题号二、（10分）判断题（在每小题后的括号内答“对”或… 得分 学 号 … …密姓 名 …… …… …○……………封……………○…… …… 线……………………………… 和A、B、C） 1． A 和 B 都存放在存储器中，计算机的 C 能自动识别它们。 2．有些计算机将一部分软件永恒地存于只读存储器中，称之为 A 。 3．设机器数补码字长为8位（含1位符号位），若机器数为FEH（十六进制）， 则其等价的十进制整数为 A 。 4．RISC的英文全名是 A ，CISC的英文全名是 B 。 5．先行进位是指 A 。 6．字长8位的单符号位定点小数的原码和补码的表数范围分别是 A 和 B 。 7．主存、Cache、通用寄存器、磁盘和磁带都可以用来存储信息，按存取时间 由快至慢排列，其顺序是 A 。 8．组合逻辑控制器中，微操作控制信号由 A 、 B 和 C 决定。 9．CPU响应中断的时间是 A 。 答案：每空1分—— 1．A、B（无顺序）：程序、数据；C：控制器（CPU、指令、硬件等）。 2．A：固件（系统程序、引导程序、控存等）。 3．A：-2。 4．A：Reduced Instruction Set Computer；B：Complex Instruction Set Computer。 5．A： 在若干个全加器（FA）构成的加法逻辑中，先并行生成全部低位进 位（各级进位位的值），然后求和的逻辑称为先行进位即CLA。 6．A： -（1-2-7）~1-2-7 ；B：-1~1-2-7。 7．A： 通用寄存器、Cache、主存、磁盘、磁带。 8． A、B、C（无顺序）：指令信息、时序信息、状态条件（反馈）信息。 9．A： 一条指令执行结束（中断响应周期、公操作时）。 得分 “错”） 1．运算器中的累加器既有寄存器的功能，又有加法器的功能。（ 错 ） 2．DRAM存储器由于需要刷新，所以其功耗大于SRAM。（ 错 ） 3．无论是硬布线设计控制器还是微程序设计控制器，都使用微命令、微操作的概念。（ 对 ） 4．中断响应周期中，关中断及保护硬现场的工作由硬件完成的目的是为了得到尽可能快的响应速度。（ 错 ） 5．计算机中采用浮点数表示的目的是扩大表数范围，而一个浮点数是由两个定点数来表示的。（ 对 ） 6．磁盘存储器中，一个记录面上各个磁道是一组记录密度相同的同心圆。（ 错 ） 7．双端口存储器之所以能进行高速读写，是因为采用了两套相互独立的读写电路。（ 对 ） 8．Cache组相联映射的块冲突率比直接映射的高。（ 错 ） 9．某计算机的主频最快，则它的速度也就最快。（ 错 ） 10． 主存中存放程序和数据，控存中存放微程序和数据。（ 错 ） 三、（15分）简要回答下列问题 1．（4分）Cache的命中率与哪些因素有关？ 答：Cache的命中率与—— Cache的容量 块的大小 映射方式 替换算法有关。 2．（4分）微程序控制器与组合逻辑控制器相比较的主要优缺点是什么？ 答：从以下四点比较—— （1） 设计的规整性比较：微程序控制器优于组合逻辑控制器； （2） 扩充及修改的难易程度比较：微程序控制器优于组合逻辑控制器； （3） 成本及可靠性比较：微程序控制器优于组合逻辑控制器； （4） 速度比较：组合逻辑控制器优于微程序控制器。 3．（3分）某CPU指令周期有4个机器周期：取指、间址、执行和中断。组合逻辑实现时，可用两个1位的时序标志来指定当前所处机器周期。为什么微程序控制器不需要这些标志？ 答：机器周期的概念对应于微程序控制器的微指令周期，而微程序控制器在微程序设计中已经解决了微指令执行顺序控制的问题，即，微指令一条接一条的执行过程本身已经确定了机器周期的状态，不需要额外用时序信号指定。 4．（4分）I/O编址有哪两种方法？对两种方法的优缺点进行简单比较。 答：两种I/O编址方法的名称为“统一编址法”和“独立（或：分开、不统一）编址法”。 优缺点比较： （1） 统一编址法对内存和外设使用同一地址空间，因而相当于缩小了主存的空间范围；而独立编址法与之相反。 （2） 采用统一编址法的系统可以使用访问主存的命令去访问外设端口；独立编址方式下必须使用两套不同的命令分别访问主存单元和外设。 得分

（13分）CPU有16条地址线（A15~A0）和8条数据线（D7~D0），与存储器有 关的控制信号有两个：MREQ*（本题用信号名称后的*表示逻辑“非”）为存储器访问信号，低电平有效， RD为读写控制信号，高电平为读，低电平为写。从0地址开始已有40KB内存，现要在40KB地址空间之后再增加8KB的RAM（地址连续），并采用4K X 4位的SRAM芯片来扩充。要求： （1） 计算共需要几片4K X 4的SRAM芯片？ （2） 写出上述各片SRAM的地址空间范围（二进制）。 （3） 画出CPU与8KB SRAM的连接图。设SRAM芯片的片选信号CS*低电平有效，读写信号WE*低电平写/高电平读；门电路和译码器可根据需要自定。 解答：（1）共需要8KB/（4K X 4）=4片4K X 4的SRAM芯片。 （2）第1、2片4K X 4的SRAM（即并联为4K X 8的第一组）地址范围： （4分） A15A14A13A12A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0（A000H） ….. ….. ….. ….. 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1（AFFFH） 第3、4片4K X 4的SRAM（即并联为4K X 8的第二组）地址范围： A15A14A13A12A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0（B000H） ….. ….. ….. ….. 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1（BFFFH） （3）CPU与上述8KB SRAM的连接图如右图所示。 Vcc 74138 Y7* 译码器 Y6* G1 Y5* G2A* MREQ* G2B* A15 C A14 B 或 或 A13 A Y0* 门 非 门 A12 门 A11 · CPU · A0~A11 A0 A0……… A11 A0……… A11 D7 4K X 4 SRAM 4K X 4 SRAM D6 A0………WE* A11 CS* A0……… A11 WE* CS* D5 4K X 4 SRAM 段 第2片 4K X 4 SRAM 段 段第4片 D4 WE* D3 D2 D1 D0 CS* WE* D3 D2 D1 D0 CS* D3 第1片 第3片 D2 D3 D2 D1 D0 D1 D7~D4 D3 D2 D1 D0 D0 RD D3~D0 接第2片4K X 4 接第4片4K X 4 SRAM的WE*端SRAM的WE*端第四题答图 注：答图并不唯一，符合题意要求即可。 得分 四、