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基于FPGA的加减计时器设计

作者：陈龙险

来源：《电子技术与软件工程》2015年第11期

摘 要 基于现场可编程门阵列FPGA（系Field Programmable Gate Array的缩写）的电路系统设计，是目前数字电路设计的主流方法之一。本文阐述了基于FPGA的加减计时器设计方法，提出了系统电路的设计思路及合理方案，该设计计时器兼备秒加计时和秒减倒计时的功能。并借助于Quartus II开发平台完成仿真设计，通过FPGA硬件实验箱进行测试，验证结果表明本文提出的设计方案正确可行。 【关键词】FPGA Quartus II EDA 计数器

随着全球经济的高速发展、科学技术的不断创新，电子设计自动化EDA（系Electronic Design Automation的缩写）技术，在电子信息工程领域成为了当今世界上最先进的电子电路设计技术。它依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL（系Hardware Description Language的缩写）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件如现场可编程门阵列FPGA或复杂的可编程逻辑器件CPLD（系Complex Programmable Logic Device的缩写）或专用集成电路ASIC（系Application Specific Integrated Circuit的缩写）芯片中，从而实现既定电子电路的功能系统设计。因此，在电子工程应用领域，用EDA技术来完成电子系统的设计，已成为现代电子设计技术的核心。 1 设计方案

本文提出的系统设计方案采用自顶向下的设计方法，从系统设计入手，在顶层对计时器整体电路系统进行功能方框图的划分和结构设计，在方框图一级进行仿真、纠错，用硬件描述语言（HDL）对高层次的系统行为进行描述并于功能一级进行验证；系统电路的设计依托于FPGA硬件平台，采用超高速集成电路硬件描述语言—VHDL（系Very High Speed Integrated Circuit Hardware Description Language的缩写），设计在Quartus II开发环境下进行；设计出的计时器计时范围为00.00--59.00秒，精度为0.01秒，具有秒加和秒减计时、清零、计时—停止—继续计时等功能，对百分之秒和秒的计数信息采用四位LED数码管进行友好界面显示。系统设计框图如图1所示。 2 核心模块设计 2.1 输入配置模块设计

依据加减计时器设计系统框图图1所示，输入配置模块包括反向器逻辑门、与逻辑门两部分。基于设计功能需求，反向器逻辑门、与逻辑门的VHDL描述设计如图2所示。