内容发布更新时间 : 2024/11/20 19:30:16星期一 下面是文章的全部内容请认真阅读。

第3章习题参考答案

3、用16K×8位的DRAM芯片构成64K×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。 (2) 设存储器读/写周期为0.5μS，CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：

64K?32?4?4?16个芯片，其中每4(1) 用16K×8位的DRAM芯片构成64K×32位存储器，需要用

16K?8片为一组构成16K×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0?D7、D8?D15、D16?D23和D24?D31，其余同名引脚互连)，需要低14位地址(A0?A13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A0?A6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A14、A15通过2：4译码器实现4组中选择一组。画出逻辑框图如下。

A0?A13 A0?A6 A0?A6 (5) (6) (7) (8) WE RAS D0?7 D8?15 D16?23 D24?31 A0?A6 (9) (10) (11) (12) WE RAS D0?7 D8?15 D16?23 D24?31 A0?A6 (13) (14) (15) (16) WE RAS D0?7 D8?15 D16?23 D24?31 CPU RAS (1) (2) (3) (4) D0?7 D8?15 D16?23 D24?31 WE D0?D31 A14 A15 WE 2-4 译码 RAS0 RAS1 RAS2 RAS3

(2) 设刷新周期为2ms，并设16K?8位的DRAM结构是128?128?8存储阵列，则对所有单元全部刷新一遍需要128次(每次刷新一行，共128行)

若采用集中式刷新，则每2ms中的最后128?0.5?s=64?s为集中刷新时间，不能进行正常读写，即存在64?s的死时间

若采用分散式刷新，则每1?s只能访问一次主存，而题目要求CPU在1μS内至少要访问一次，也就是说访问主存的时间间隔越短越好，故此方法也不是最适合的 比较适合采用异步式刷新：

2ms?15.625?s，可取15.5?s；对全部存储单采用异步刷新方式，则两次刷新操作的最大时间间隔为128元刷新一遍所需的实际刷新时间为：15.5?s?128=1.984ms；采用这种方式，每15.5?s中有0.5?s用于刷新，其余的时间用于访存(大部分时间中1?s可以访问两次内存)。

4、有一个1024K×32位的存储器，由128K×8位的DRAM芯片构成。问： (1) 总共需要多少DRAM芯片? (2) 设计此存储体组成框图。

(3) 采用异步刷新方式，如单元刷新间隔不超过8ms，则刷新信号周期是多少? 解：

1024K?32?8?4?32片，每4片为一组，共需8组 (1) 需要

128K?8(2) 设计此存储体组成框图如下所示。

A0?A16 A0?A8 RAS D0?7 D8?15 D16?23 D24?31 D0?7 D8?15 D16?23 D24?31 D0?7 D8?15 D16?23 D24?31 D0?7 D8?15 D16?23 D24?31 CPU (1) (2) (3) (4) (5) (6) (7) (8) RAS1 WE (9) (10) (11) (12) RAS2 WE (13) (14) (15) (16) RAS3 WE WE D0?D31 RAS0 WE (17) D0?7 D8?15 D16?23 D24?31 (21) (22) (23) (24) RAS5 D0?7 D8?15 D16?23 D24?31 (25) (26) (27) (28) RAS6 D0?7 D8?15 D16?23 D24?31 (29) (30) (31) (32) RAS7 D0?7 D8?15 D16?23 D24?31 CPU (18) (19) (20) RAS4 WE WE A0?A16 A17 A18 A19 3-8 译码 RAS0 RAS1 RAS2 RAS3 RAS4 RAS5 RAS6 RAS7 (3) 设该128K?8位的DRAM芯片的存储阵列为512?256?8结构，则如果选择一个行地址进行刷新，刷新地址为A0?A8，那么该行上的2048个存储元同时进行刷新，要求单元刷新间隔不超过8ms，即

8ms?15.625?s进行一次，可取刷新要在8ms内进行512次刷新操作。采用异步刷新方式时需要每隔512信号周期为15.5?s。

7．某机器中，已知配有一个地址空间为0000H?3FFFH的ROM区域。现在再用一个RAM芯片(8K×8)形成40K×l6位的RAM区域，起始地为6000H。假设RAM芯片有CS和WE信号控制端。CPU的地址总线为A15?A0，数据总线为D15?D0，控制信号为R/W (读/写)，MREQ (访存)，要求：

(1) 画出地址译码方案。

(2) 将ROM与RAM同CPU连接。 解：

(1) 由于RAM芯片的容量是8K×8，要构成40K×16的RAM区域，共需要 40K?16?5?2?10片，分为5组，每组2片；8K=213，故低位地址为13位：A12~A0

8K?8每组的2片位并联，进行字长的位扩展

有5组RAM芯片，故用于组间选择的译码器使用3:8译码器，用高3位地址A15~A13作译码器的选择输入信号

地址分配情况： 各芯片组 各组地址区间 A15 A14 A13 138的有效输出Yi 0 ROM 0000H?3FFFH 0 RAM1 RAM2 RAM3 RAM4 RAM5 6000H?7FFFH 8000H?9FFFH A000H?BFFFH C000H?DFFFH E000H?FFFFH 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 注：RAM1?RAM5各由2片8K?8芯片组成，进行字长位扩展 各芯片组内部的单元地址是A12~A0由全0到全1

(2) ROM、RAM与CPU的连接如图：

D0?7 D0?7 CPU ROM 16K?8 OE 8K?8 CS A0?A12 WE 8K?8 CS 8K?8 CS 8K?8 CS 8K?8 CS R/ W A0?A12 WE 8K?8 CS D0?D7 D8?15 MREQ A15 A14 A13 E 3-8 译码 Y0 Y1 Y2 Y3 Y4 A0?A12 8K?8 CS 8K?8 CS 8K?8 CS 8K?8 CS D8?15 Y5 Y6 Y7 8、设存储 器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。存储周期T＝100ns，

数据总线宽度为64位，总线传送周期，?=50ns。求：顺序存储器和交叉存储器的带宽各是多少? 解：

顺序存储器和交叉存储器连续读出m = 8个字的信息总量都是：

q = 64位×8 = 512位

顺序存储器和交叉存储器连续读出8个字所需的时间分别是：

t1 = mT = 8×100ns = 8×10-7s

t2 = T+(m-1)τ = 100ns+7×50ns = 450 ns