内容发布更新时间 : 2024/11/19 3:18:30星期一 下面是文章的全部内容请认真阅读。

HDL Coder

HDL Coder?利用 MATLAB? 函数、Simulink? 模型和 Stateflow? 图生成可移植、可综合的 Verilog? 和 VHDL? 代码。生成的 HDL 代码可用于 FPGA 编程或 ASIC 原型开发和设计。

HDL Coder 提供了一个 Workflow Advisor，可以自动执行 Xilinx? 和 Altera? FPGA 编程。您可以控制 HDL 架构和实施、突出显示关键路径，并估算硬件资源利用率。HDL Coder 在 Simulink 模型与生成的 Verilog 和 VHDL 代码之间提供了可追溯性，使高完整性应用程序的代码验证遵守 DO-254 和其他标准。

主要特性

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独立于目标的、可综合的 VHDL 和 Verilog 代码

代码生成支持MATLAB 函数、系统对象以及 Simulink 模块 使用 Stateflow 实施 Mealy 和 Moore 有限状态机以及控制逻辑 用于 Xilinx 和 Altera 应用程序面板编程的 Workflow Advisor 资源共享和重定时，用以平衡面积速度

符合 DO-254 的代码到模型和模型到代码可追溯性 旧有代码集成

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使用 HDL Coder 从 MATLAB 或 Simulink 生成 HDL 代码。您可以使用 MATLAB 函数、Simulink 模型或将两者结合使用来生成可综合的 VHDL 和 Verilog 代码。

生成 HDL 代码

使用 HDL Coder，只需几个步骤便可为 FPGA 和 ASIC 实施生成可综合的 HDL 代码：

? 将 MATLAB 代码、Simulink 模块和 Stateflow 图组合使用，进行设计建模。

? 优化模型以满足面积速度设计目标。

使用为 MATLAB 和 Simulink 集成的 HDL Workflow Advisor 生成 HDL 代码。 使用 HDL Verifier? 验证生成的代码。

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通过 MATLAB 生成 HDL 代码

HDL Coder 中的 HDL Workflow Advisor 会自动将 MATLAB 代码从浮点转换为定点，并生成可综合的 VHDL 和 Verilog 代码。该功能在提供生成 HDL 代码并针对硬件实施而优化的选项的同时，可以让您在较高的级别上使用抽象的 MATLAB 构造和系统对象对算法建模。HDL Coder 提供了一系列使用 MATLAB 编写的现成逻辑元素，如计数器和计时器。

通过 Simulink 生成 HDL 代码

HDL Workflow Advisor 通过 Simulink 和 Stateflow 生成 VHDL 和 Verilog 代码。您可以借助 Simulink

内含的超过 200 个模块（包括 Stateflow 图）的库对算法进行建模。该库提供了复杂的函数，如 Viterbi 解码器、FFT、CIC 滤波器和 FIR 滤波器，可用于信号处理和通信系统建模以及生成 HDL 代码。