内容发布更新时间 : 2024/5/21 6:26:51星期一 下面是文章的全部内容请认真阅读。

计算机 学院 专业 班__组、学号

姓名 协作者______________ 教师评定_________________

实验题目 基于Libero的数字逻辑设计仿真及验证实验

1、 熟悉EDA工具的使用；仿真基本门电路。 2、 仿真组合逻辑电路。 3、 仿真时序逻辑电路。

4、 基本门电路、组合电路和时序电路的程序烧录及验证。 5、 数字逻辑综合设计仿真及验证。

实验报告

1、基本门电路

一、实验目的

1、了解基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。 3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。

二、实验环境

Libero仿真软件。

三、实验内容

1、掌握Libero软件的使用方法。

2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。

4、提交针对基本门电路的综合结果，以及相应的仿真结果。

四、实验结果和数据处理

1、门电路模块及测试平台代码清单 ．．．

注：文件命名要求。

工程（project）名要求：学号末4位+下划线+BasGate，例如陈静（3212005896）的工程名为“5896_BasGate”。

设计代码文件名1：要求同上，即“5896_BasGate.v”。 测试平台文件名：自己定义。

（1）// 模块一：2输入与门、或门、与非、或非、异或门各一，输入信号（1位A，1位B），输出信号（Y1,Y2,Y3,Y4,Y5）

module gates_1(A,B,Y1,Y2,Y3,Y4,Y5); input A,B;

output Y1,Y2,Y3,Y4,Y5; assign Y1=A&B;

1

assign Y2=A|B; assign Y3=~(A&B); assign Y4=~(A|B); assign Y5=A^B; endmodule

（2）// 模块二：6个非门（同74HC04） module gates_2(A,Y); input [1:6]A; output [1:6]Y; assign Y=~A; endmodule

（3）测试平台代码 `timescale 1ns/1ns module testgates_1(); reg A,B;

wire Y1,Y2,Y3,Y4,Y5;

gates_1 v1(A,B,Y1,Y2,Y3,Y4,Y5);

initial begin A=0;B=0; #10 B=1; #10 A=1; #10 B=0; #10; end endmodule

module testgates_2(); reg [1:6]A; wire [1:6]Y;

gates_2 v2(A,Y); initial begin

A=000001; #10 A=A<<1; #10 A=A<<1; #10 A=A<<1; #10 A=A<<1; #10 A=A<<1; end endmodule

2

2、模块一第一次仿真结果（截图）。将波形窗口背景设为白色，调整窗口至合适大．．．．小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理） ．．

模块二第一次仿真结果（截图） ．．

3

3、模块一综合结果（截图）。（将相关窗口调至合适大小，使RTL图能完整显示，．．对窗口截图，后面实验中的综合使用相同方法处理）

4、模块一第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时．．

4