内容发布更新时间 : 2024/5/13 2:19:41星期一 下面是文章的全部内容请认真阅读。

根据提示进行选择，选择好了后，点击进入下一个设置

在这里，把所有的勾全部去掉就可以，然后一直点下一步，一直到下面图示，

每个芯片可以设置输出的频率个数不同，当前我用的ep2s60总共有2个PLL，每个PLL可以设置6个不同的频率输出。现在就可以一直点下一步，直到Finish就可以。然后再Project里边将PLL放置到原理图上。

新建一个test_div的程序，程序代码如下 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity test_div is port(

clkin:in std_logic; clkout1:out std_logic; clkout2:out std_logic );

end test_div;

architecture fenpin_arc of test_div is

signal count1:integer range 0 to 7; --计数寄存器16分频 signal clkbuff1:std_logic;

signal count2:integer range 0 to 3; --计数寄存器8分频

signal clkbuff2:std_logic;

begin

process(clkin,count1,count2) begin

if rising_edge(clkin) then --计数、分频1

if (count1 >= 7) then count1 <= 0;

clkbuff1 <= not clkbuff1; else

count1 <= count1 + 1; clkout1 <= clkbuff1; end if;

end if;

if rising_edge(clkin) then --计数、分频2

if (count2 >= 3) then count2 <= 0;

clkbuff2 <= not clkbuff2; else

count2 <= count2 + 1; clkout2 <= clkbuff2; end if;

end if;

end process;

end fenpin_arc;

保存程序，设置当前为最高实体，进行编译，编译后产生模块，最终也可以放在原理图上了。用鼠标将所需要连接的线连接起来，然后设置当前为最高实体，进行编译，分配引脚，编译，下载就可以完成了。

同时，除了下载进FPGA中进行调试外，我们还可以提前利用Quartus进行时序仿真。如上边这个程序，生成一个Block放置在原理图上，然后再加上一个PLL，连接起来后，以下图示：

点击Processing->Simulation Debug->Current Vector Inputs

在name处点右键，选择Inset->Inset Node or Bus