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EDA 技 术 实 验 报 告

实验项目名称： 7段数码显示译码器设计 实验日期： 2012.06.04 实验成绩： 实验评定标准：

1）实验程序是否正确 A（ ）B（ ）C（ ）

2）实验仿真、结果及分析是否合理 A（ ）B（ ）C（ ）

3）实验报告是否按照规定格式

A（ ）B（ ）C（ ）

一、 实验目的

学习7段数码显示译码器设计，学习VHDL的CASE语句应用及多层次设计方法。

二、实验器材

QuartusII7.2软件

三、 实验内容（实验过程）

（一）．

1、首先设计一个2选1的数据选择器

（1）打开软件，选择菜单file—>new,在弹出的new对话框中选择Device Design Files 的VHDL File项，按OK键后进入VHDL文本编辑方式。 根据7段数码显示译码器的功能编辑相应的源程序。如下：

library ieee;

use ieee.std_logic_1164.all; entity decl7s is

port (a:in std_logic_vector(3 downto 0; led7s:out std_logic_vector(6 downto 0; end decl7s;

architecture one of decl7s is begin process(a begin case a is

when\when\when\when\when\when\when\when\when\when\when\when\when\when\

when\when\when others =>null; end case; end process; end one;

2、对该VHDL语言进行编辑后，无误后进行仿真。点击相应的编辑按钮用来检查源程序的正确性。 3.、编译和仿真

仿真前要新建波形文件：filenewother filesvector waveform file 点击OK后在出现的新建波形文件左边空白栏点击鼠标右键，选择insertinsert node or bus.在出现的对话框中直接点击node finder。之后，在出现的对话框中选择list。当左边的nodes found栏中出现设计文件的输入输出端口后，点击》加入到右边的selected node中，点击OK。

在完成7段数码显示译码器源程序的编辑后，执行Processingstart compilation命令，对decl7s.vhd进行编译。

下图是7段数码显示译码器对应的仿真波形：

在完成对源文件的编译后，执行Filecreate/updatecreate symbol files for current命令，为VHDL设计文件生成元件符号。其元件符号如图所示符号如图所示 可以供其他电路和系统设计的调用。