内容发布更新时间 : 2024/5/25 17:38:54星期一 下面是文章的全部内容请认真阅读。
*** 《基于Simulink的卷积码编码技术仿真与性能分析》 第6 页/ 共20页
方法和运作过程。为了能说明解码过程，这里给出该码的状态图1-4。
图1-3 卷积码编码器
图1-4 (2,1,3)卷积码状态图
如上图所示，维特比译码需要利用图来说明移码过程。根据卷积码画网格的方法，我们可以画出该码的网格图，如下图1-5所示。该图设输入信息数目L=5，所以画L+N=8个时间单位，图中分别标以0至7。这里设编码器从a状态开始运作。该网格图的每一条路径都对应着不同的输入信息序列。由于所有可能输入信息序列共有2kL个，因而网格图中所有可能的路径也为2kL条。这里节点a=00，b=01，c=10，d=11。 节点号
0
00 11 1
00 11 2
00 11 11 3
00 11 11 00 10 01 01 01 10 4
00 11 11 00 10 11 11 5
00 6
00 7
a b
10 c d
01 01 01 01 01 01 01 01
图1-5 卷积码网格图
设输入编码器的信息序列为(11011000)，则由编码器对应输出的序列为Y=(1101010001011100)，编码器的状态转移路线为abdcbdca。若收到的序列R=(0101011001011100)，对照网格图来说明维特比译码的方法。
由于该卷积码的约束长度为6位，因此先选择接收序列的前6位序列R1=(010101)同到达第3时刻的可能的8个码序列(即8条路径)进行比较，并计算出码距。该例中到达第3时刻a点的路径序列是(000000)和(111011)，他们与R1的距
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离分别为3和4；到达第3时刻b点的路径序列是(000011)和(111000)，他们与R1的距离分别为3和4；到达第3时刻c点的路径序列是(001110)和(110101)，他们与R1的距离分别为4和1；到达第3时刻d点的路径序列是(001101)和(110110)，他们与R1的距离分别为2和3。上述每个节点都保留码距较小的路径作为幸存路径，所以幸存路径码序列是(000000)、(000011)、(1101001)和(001101)，如下图1-6所示。用于上面类似的方法可以得到第4、5、6、7时刻的幸存路径。
节点号
0
00 11 1
00 11 2
00 11 3
a b c d
01 01 01
图1-6 维特比译码第3时刻幸存路径
需要指出的是，对于某个节点，如果比较两条路径与接收序列的累计码距值
相等时，则可以任意选者一条路径作为幸存路径，吃时不会影响最终的译码结果。在码的终了时刻a状态，得到一条幸存路径。如下图1-7所示，由此可看到译码器节点号
0
11 1
2
3
4
5
6
7 00 11 00 01 8
a b c d
01 01 01
图1-7 第8时刻幸存路径
输出是R’=(1101010001011100)，即可变换成序列(11011000)，恢复了发端原始信息。比较R’和R序列，可以看到在译码过程中已纠正了在码序列第1和第7位上
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的差错。当然如果差错出现太频繁，以致超出卷积码的纠错能力，还是会发生纠误的。
2 Simulink中卷积码编码器和译码器的设计与仿真
2.1 Simulink卷积码编码及模块参数设置
本设计是采用正弦波作为信源，整个信源模块如下图2-1所示：
图2-1 信源模块
其中，各个元件具体参数如下各图所示：
图2-2 正弦波参数设置
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图2-3 zero-order hold参数设置
图2-4 Gain1参数设置
将所得到的采样信号进行PCM编码，PCM编码模块如下图2-5所示，再通过并串转换，如下图2-6所示：
图2-5 PCM编码模块
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图2-6并串转换模块
具体参数设置如下列各图所示：
图2-7 Saturation参数设置