内容发布更新时间 : 2024/11/8 21:01:44星期一 下面是文章的全部内容请认真阅读。

59. 用Allegro SI仿真的时候，DDR3跑的是800MHz，所以我CLK设的是400MHz，您所在Stimulus

Edit中的Switch At选BOTH，这样跑出来的才是正确的。打开switch at的方法是：在Stimulus State栏中选Custom选项，Stimulus Type里面选择SYNC，在下面的Stimulus Editing栏就可以看到Switch At选项。

60. 当使用层次式设计时,导出物料清单要选中use occurrences(preferred) ，而不是use

instances（使用当前属性）。否则可能出现器件编号不对的状况。

61. 当back annotation反标失败的时候，可再重新对整个design来一次annotation，甚至是先

复位所有编号，再无条件编号，平铺式选instances跟occurrences没关系，层次式必须选择occurrences。然后brd导出logic，orcad再反标一次即可。

62. 铺静态铜完成后最好fix下，否则split planes时可能会导致之前的覆铜丢失。 63. Allegro老是提示dynamic shapes里有out of date shapes怎么办？

答：肯定是用画anti etch线的方法分割电源层，但分割得太碎，导致一些外面的dummy net的shapes被自动删掉而留下一些boundaries，没分割一次，boundary就增多，所以可以看到out of date shapes会增多。这时单纯删除shape是不行的，要在color/visibility里将bound.这一栏显示才行。

64. 不小心将所有覆铜删掉后,导致之前打的接到低上的过孔全都变成dummy net了，有没有办法可

以批量修改这些过孔的网络接到地呢？ 答：

a) 先铺上GND属性的dynamic copper；

b) 选中所有过孔，然后移动到板外面，不要选中rip up，最好用ix 命令，方便待会儿移回到原来的位置；

c) 然后再用ix命令移回到原来的位置，此时刚才的无网络连接属性的过孔将会自动打上网络属性。

65. 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。（ALLEGRO）

（出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可） 66. 在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导

致之前的工作白费。

（此问题14.1已经解决，而且同样与操作系统有关）

67. 用贴片焊盘（type=single）做成的package，用tools\\padstack\\modify design padstack...

编辑，发现type变成了blind/buried。为什么会这样？

（这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single）

68. 修改过焊盘后以同名保存（替换了原来的焊盘），但是用tools\\padstack\\modify design

padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？

(修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)

69. 打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。于是新做

的焊盘无法保存，提示：failed to open file '#T001632.tmp'。

（请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字） 70. AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!! （15.0版本将增加Undo、Redo功能）

71. ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。

(是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的，而不会因为不小心而出错。一般我们不应该直接从库中调元件，而应通过导入新的NETLIST来增加新元件.) 72. 公英制转换偏差太大。

（由于计算精度的限制，公英制的来回转换会产生一定的累积误差，因此在设计过程中，应尽量避免频繁转换公英制）

73. 对于颜色的设置不能EXPORT 颜色文件，每块PCB都必须重新设置颜色。

（Allegro没有保存颜色表的功能，但是可以通过其他简单的方法解决，如：调用Script功能；或着准备一个空板，里面只保存偏好的颜色设置，把网表Export到这个空板就可以了） 74. Allegro步线抓焊盘的功能太弱，不能保证线段结束时连接在PIN的中心。

(在Allegro右面的Control panel->Option中选择:Snap to connect point，并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题，可将TOGGLE设成快捷键方式)

75. 编辑Shape时,选择Boundary还得十分小心，有一点重合都不行。 （可以通过调整GRID来修改铜箔，这样一来更容易）

76. CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线. 77. ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显.

(方法一：可以在setup->user preference->display中，勾选display_nohilitefont项，将高亮设为实线显示；

方法二：改变高亮颜色。点击Hilight按钮，右面控制面板的Option栏会提供可选择的颜色表； 方法三：使用Shadow Mode，明暗的对比度可以在Color and Visibility中的Shadow Mode项调整。)

三种方法配合使用，会得到更好的显示效果。

78. 在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。

(使用时光标应在Control Panel区域，一旦移到Work area就开始执行Allegro命令，因此就不能再进行输入，不过这个问题是可以改进的)

79. 在ALLEGRO中没有网络也可以走出一根走线.（很容易造成多余的线头）并且清除线头及多余

过孔也不彻底！（GLOSS命令）

(如何去掉断线头？分为有网络属性的断线头和VIA，同无网络属性的断线头两种。

对无net的断线头，可以通过Hilight 来实现，要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。在ROUTE/GLOSS/PARAMETER下,选中1,2,3项,点选GLOSS即可：点击左边的方按钮，还可以改变参数的设定。 80. ALLEGRO中最好可以方便走排线。

(CCT具备此功能。Allegro走排线功能正在开发中) 81. 用Net logic 改变的网络不能反标至原理图

（可以。用tool2->design association可以反标网络） 82. Allegro没有BUS走线的功能，差分线不能同时布线

(目前走BUS线可以到CCT里完成。从PSD14.2开始，Allegro对差分线的处理功能将会大大加强)

83. CCT差分线布线困难，经常不能转弯，而且有时候想单独处理其中一根线时不被允许 （这种情况可在ALLEGRO中处理,15.0将会对此做较大改进）

84. 布线时设定过孔，无法用预缆方式，只能自己去了解过孔名，然后自己敲名字。 （这的确是一个缺点。该问题已列入15.0改进计划） 85. 在allegro里推动过孔时有可能会冒出一大堆错，还不能undo. （14.2对过孔的推挤有很大改进） 86. 有时优化走线时，旧线还需要再手动删除。

（优化走线是在原走线的基础上进行，因此不会有新线产生）

87. 设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT

SPREATSHEET)

（在14.0版本以后，Allegro增加了未布线的最小线长检查，可以通过对环境变量

CHECK_MIN_DELAYS的设置来实现，如果设置为ON的话，当线长小于设定时，将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离）

88. 13.6做的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.

（问题提的不很清楚。从14.0开始：

1、因为添了约束管理器,不能从高版本的向低版本传递数据；

2、uprev13.6的板时Flash symbol也需要uprev，勾选use preference中Misc里面的old_style_flash_symbols即可；也可以使用批处理转换，DOS命令： FOR %%f IN (*.bsm) DO flash_convert %%f

3、如果跟约束有关，要注意原来的DELAY_RULE 和MATCHED_DELAY已改为 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY）

89. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来但就是不能

UPDATE过来,并且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY)

（应该是路径方面的问题，不然Package Symbol里不会看不到的，请仔细检查一下环境变量的设置。或者你可以这么试试，在Concept里重新以Phisical方式Add这个器件，然后Export（用Update Allegro Board 并且勾选ECO）