内容发布更新时间 : 2024/12/25 12:55:18星期一 下面是文章的全部内容请认真阅读。

习题集及参考答案

一、 填空题

1. 一般把EDA技术的发展分为（ ）个阶段。 2. FPGA/CPLD有如下设计步骤：①原理图/HDL文本输入、②适配、③功能仿真、④综合、

⑤编程下载、⑥硬件测试，正确的设计顺序是①（ ）⑤⑥。

3. 在EDA工具中，能完成在目标系统器件上布局布线的软件称为（ ）。 4. 设计输入完成之后，应立即对文件进行（ ）。

5. 基于硬件描述语言的数字系统设计目前最常用的设计方法称为（ ）设计法。 6. 将硬件描述语言转化为硬件电路的过程称为（ ）。

7. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（ ）

IP。

8. SOC系统又称为（ ）系统。SOPC系统又称为（ ）系统。 9. 将硬核和固核作为（ ）IP核，而软核作为（ ）IP核。 10. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（ ）。 11. HDL综合器就是逻辑综合的过程，把可综合的VHDL/Verilog HDL转化成硬件电路时，

包含了三个过程，分别是（ ）、（ ）、（ ）。 12. EDA软件工具大致可以由五个模块构成，分别是设计输入编辑器、（ ）、（ ）、

（ ）和（ ）。 13. 按仿真电路描述级别的不同，HDL仿真器分为（ ）仿真、（ ）仿真、（ ）

仿真和门级仿真。

14. 系统仿真分为（ ）、（ ）和（ ）。

15. （ ）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计

满足一定的语法规范，但不能保证设计功能满足期望。

16. （ ）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不

带有布局布线后产生的时序信息，是理想情况下的验证。

17. （ ）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工

作情况更加接近。

18. 目前Xilinx公司生产的FPGA主要采用了（ ）配置存储器结构。 19. 描述测试信号的变化和测试工程的模块叫做（ ）。

20. 现代电子系统设计领域中的EDA采用（ ）的设计方法。 21. 有限状态机可分为（ ）状态机和（ ）状态机两类。

22. Verilog HDL中的端口类型有三类： （ ）、（ ）、输入/输出端口。 23. Verilog HDL常用两大数据类型： （ ）、（ ）。

24. FPGA / CPLD设计流程为：原理图/HDL文本输入→（ ）→综合→适配→（ ）→

编程下载→硬件测试。

25. （ ）是描述数据在寄存器之间流动和处理的过程。 26. 连续赋值常用于数据流行为建模，常以（ ）为关键词。 27. Verilog HDL有两种过程赋值方式：（ ）和（ ）。

28. `timescale 1ns/100ps中1ns代表（ ），100ps代表（ ）。

29. 未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为

（ ）。

30. 从互连结构上可将PLD分为确定型和统计型两类。确定型结构的代表是（ ），

统计型结构代表是（ ） 。

31. CPLD是由（ ）的结构演变而来的。

32. FPGA的核心部分是（ ），由内部逻辑块矩阵和周围I/O接口模块组成。

33. 把基于电可擦除存储单元的EEPROM或Flash 技术的CPLD 的在系统下载称为

（ ），这个过程就是把编程数据写入E2CMOS单元阵列的过程。

34. 根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（ ）

为单位将配置数据载人可编程器件：而并行配置一般以（ ）为单位向可编程器件载入配置数据。

35. FPGA的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以

及（ ）模式。

36. 可编程逻辑器件的配置方式分为（ ）和（ ）两类。 37. VerilogHDL是在（ ）年正式推出的。

38. 在verilog HDL的always块本身是（ ）语句。

39. Verilog HDL中的always语句中的语句是（ ）语句。

40. Verilog HDL提供了标准的系统任务，用于常用的操作。如显示、文件输入/输出等，系

统函数前都有一个标志符 （ ）加以确认。

41. Verilog HDL很好地支持了“自顶向下”的设计理念，即，复杂任务分解成的小模块完成

后，可以通过（ ）的方式，将系统组装起来。

42. Verilog HDL模块分为两种类型：一种是（ ）模块，即，描述某种电路系统结构，

功能，以综合或者提供仿真模型为设计目的；另一种是 （ ）模块，即，为功能模块的测试提供信号源激励、输出数据监测。

43. Verilog语言中，标识符可以是任意一组字母、数字、（ ）符号和下划线符号的组

合。

44. state，State ，这两个标识符是（ ）同。

45. assign c=a>b? a： b中，若a=3,b=2,则c=（ ）;若a=2,b=3,则c=（ ）。 46. 在Verilog HDL的逻辑运算中，设A=4′b1010，则表达式~A的结果为（ ） 47. 在Verilog HDL的逻辑运算中，设a=2 ，b=0，则a && b结果为（ ）， a || b 结

果为（ ）。

48. 在Verilog HDL的逻辑运算中，设 a = 4′b1010， a >>1结果是（ ）。

二、 EDA名词解释

1. ASIC，2.CPLD, 3.FPGA,4.IC, 5.LUT .6.PCB.7.RTL,8.FSM,9.GAL,10.ISP, 11.JATG, 12.PBD,13.BBD

三、 选择题

1． 任Verilog HDL的端口声明语句中，用（ ）关键字声明端口为双向端口

A：inout B：INOUT C：BUFFER D：buffer 2． 用Verilog HDL的assign语句建模的方法一般称为（ ）方法。

A：连续赋值 B：并行赋值 C：串行赋值 D：函数赋值 3． IP核在EDA技术和开发中具有十分重要的地位，IP是指（ ）。

A：知识产权 B：互联网协议 C：网络地址 D：都不是 4． 在verilog HDL的always块本身是（ ）语句

A：顺序 B：并行 C：顺序或并行 D：串行

5． 在Verilog HDL的逻辑运算中，设A=8'b11010001,B=8'b00011001,则表达式“A&B”的结果

为（ ）

A：8'b00010001 B：8'b11011001 C：8'b11001000 D：8'b00110111

6． 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，

正确的是（ ）。

A：FPGA是基于乘积项结构的可编程逻辑器件； B：FPGA是全称为复杂可编程逻辑器件；

C：基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D：在Altera公司生产的器件中，MAX7000系列属FPGA结构。 7． 下列EDA软件中，哪一个不具有逻辑综合功能：（ ）。

A： ISE B： ModelSim C： Quartus II D：Synplify 8． 下列标识符中，（ ）是不合法的标识符。

A： State0 B： 9moon C： Not_Ack_0 D： signal@ 9． 关于Verilog HDL中的数字，请找出以下数字中最大的一个：（ ）。

A： 8′b1111_1110 B： 3′o276 C： 3′d170 D： 2′h3E 10． 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，

正确的是（ ）。

A：CPLD是基于查找表结构的可编程逻辑器件； B：CPLD即是现场可编程逻辑器件的英文简称； C：早期的CPLD是从GAL的结构扩展而来；

D：在Xilinx公司生产的器件中，XC9500系列属CPLD结构； 11． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的

功能块，但不涉及实现该功能块的具体电路的IP核为（ ）。 A ：瘦IP B：固IP C：胖IP D：都不是 12． 不完整的IF语句，其综合结果可实现（ ）。

A： 时序逻辑电路 B： 组合逻辑电路 C： 双向电路 D： 三态控制电路 13． CPLD的可编程是主要基于什么结构（ ）。

A ：查找表（LUT） C： PAL可编程 B： ROM可编程 D： 与或阵列可编程 14． IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：（ ）

A： 硬I PB： 固IP C： 软IP D： 都不是； 15． 设a = 4′b1010，b=4′b0001， c= 4′b1xz0则下列式子的值为1的是（ ）

A：a > b B：a <= c C：13 - a < b d：13 – (a>b) 16． 设a=2 ，b=0，则下列式子中等于X的是（ ）。

A： a && b B： a || b C： !a D： x && a 17． FPGA可编程逻辑基于的可编程结构基于（ ）。

A： LUT结构 B： 乘积项结构 C：PLD D：都不对 18． CPLD 可编程逻辑基于的可编程结构基于 （ ）。

A： LUT结构 B： 乘积项结构 C： PLD D：都不对 19． 下列运算符优先级最高的是（ ）。

A： ！ B： + C ：& D：{} 20． 设a = 1′b1，b = 3′b101，c = 4′b1010则X= {a，b，c}的值的等于（ ）

A： 7′b1101100 B：8′b 10101011 C： 8′b 11010101 D：8′b11011010 21． 将设计的系统按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程，称

为（ ）。

A：设计的输入 B：设计的输出 C：仿真 D：综合