内容发布更新时间 : 2024/12/23 8:08:52星期一 下面是文章的全部内容请认真阅读。
4、综合后仿真截图(任选一个模块,请注明)。最大的传输延迟时间大概为多少?
5、布局布线引脚分配窗口截图
6、布局布线后仿真结果截图。最长的传输延迟时间约为多少?分析是否有出现竞争冒险。
7、烧录后接电测试,给老师检查。
4
3、组合逻辑电路
一、实验目的
1、了解基于Verilog的组合逻辑电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。
4、掌握Libero软件的使用方法。
二、实验环境 Libero仿真软件。
三、实验内容
在同学自己的工程文件中,新建一个设计文件和一个测试代码文件,命名要求: (1)设计文件命名为“学号+下划线+Comb”(例3115000001_comb.v),在该文件中,以下每一个设计对应一个模块,模块名为“姓名拼音首字母+下划线+74HCXX”。
(2)测试文件命名为test_Comb,在该文件中,以下每一个设计对应一个模块,模块名为test_74HCXX。
1、按课本P48的功能表完成74HC148的设计,编写设计代码、测试平台代码。 2、按课本P53的功能表完成74HC138的设计,编写设计代码、测试平台代码。 3、按课本P58的功能表完成74HC153的设计,编写设计代码、测试平台代码。 4、按课本P62的功能表完成74HC85的设计,编写设计代码、测试平台代码。其中测试平台的测试数据要求:进行比较的A、B两数,分别依次为本人学号的奇数位和偶数位(例如,当学号为3212005896时,A数依次取学号从左到右的奇数位,即数字3、1、0、5、9,B数依次取学号从左到右的偶数位,即数字2、2、0、8、6),验证A、B的比较结果。注意:若两数相等,需考虑级联输入(级联输入的各种取值情况均需包括)。
5、按课本P71的功能表完成74HC283的设计,编写设计代码、测试平台代码。 6、按课本P55的功能表完成74HC4511的设计,要求设计成扩展型,即能显示数字0~9、字母a~f,编写设计代码、测试平台代码。
7、上述内容均要求完成综合、布局布线及三次仿真,选择一个完成烧录及接电测试,完成后给老师检查。
四、实验结果和数据处理
1、所有模块及测试平台代码清单(关键语句要有注释)
//74HC148代码
//74HC148测试平台代码
//74HC138代码
5
//74HC138测试平台代码
//74HC153代码
//74HC153测试平台代码
//74HC85代码
//74HC85测试平台代码
//74HC283代码
//74HC283测试平台代码
//74HC4511代码
//74HC4511测试平台代码
2、第一次仿真结果截图(任选一个模块,请注明)
3、综合结果(截图)
4、第二次仿真结果(综合后仿真截图)。回答输出信号是否有延迟,最长延迟时间约为多少?
5、布局布线(引脚分配截图)
6、第三次仿真结果(布局布线后)。回答输出信号是否有延迟,最长延迟时间约为多少?分析是否有出现竞争冒险。
7、烧录,给老师检查。
6
5、时序逻辑电路
一、实验目的
1、了解基于Verilog的时序逻辑电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际时序逻辑电路芯片74HC74、74HC112、74HC194、74HC161进行VerilogHDL设计的方法。
二、实验环境
Libero仿真软件。
三、实验内容
在同学自己的工程文件中,新建一个设计文件和一个测试代码文件,命名要求: (1)设计文件命名为“学号+下划线+seq”(例3115000001_seq.v),在该文件中,以下每一个设计对应一个模块,模块名为“姓名拼音首字母+下划线+74HCXX”。
(2)测试文件命名为test_Seq,在该文件中,以下每一个设计对应一个模块,模块名为test_74HCXX。
1、熟练掌握Libero软件的使用方法。
2、进行针对74系列时序逻辑电路的设计,并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码(可自行编程),完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。
4、提交针对74HC74、74HC112、74HC161、74HC194(任选一个)的综合结果,....以及相应的仿真结果。
四、实验结果和数据处理
1、所有模块及测试平台代码清单(关键语句需要有注释) ..
//74HC74代码
//74HC74测试平台代码
//74HC112代码
//74HC112测试平台代码
//74HC161代码
7