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专业设计报告 姓名：罗浩 班级：09通三 学号：2009550825 指导老师：蒋进 时间：2012/12/5

锁相环CD4046设计频率合成器

频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。在通信、雷达、测控、仪器表等电子系统中有广泛的应用，

频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。

一、部件设置

1、振荡源的设计

用CMOS与非门和1M晶体组成 1MHz振荡器，如图14。图中Rf 使 F1工作于线性放大区。晶体的等效 电感，C1、C2构成谐振回路。C1、 C2可利用器件的分布电容不另接。 F1、F2、F3使用CD4049。

2、双十进制同步计数器CD4518

CD4518为双BCD加计数器，由两个相同的同步4级计数器构成，计数器级为D型触发器，具有内部可交换CP和EN线，用于在时钟上升沿或下降沿加计数，在单个单元运算中，EN输入附加高电平，且在CP上升沿进位，CR线为高电平时，计数器清零。

计数器在脉动模式可级联，通过Q3连接至下一计数器的EN输入端可实现级联，同时后者的CP输入保持低电平。

3、N分频的设计

用三片4522组成1——999HHZ频率合成器,最终应做到拨盘开关的数值是多少，VCO输出信号的频率就是多少KHz。

CD4522BCD计数器是由单片结构上的MOS P沟道和N沟道增强型器件构成 该器件是可预置、可级联、同步减计数器，具有应用于1/N应用的解码“0”状态输出。在单级应用时，将Qz输出加至LD输入端。级联反馈输入CF允许级联除N操作，不需要额外门电路。禁止输入INH可使脉冲计数功能无效，禁止端也可用作为负边缘时钟。

该互补型MOS计数器可用于要求低功耗及/高抗噪的频率综合器、锁相环及其他分频应用中。

CD4522计数器的CP端和EN端均为输入脉冲端，电路规定：当EN低电平时，输入脉冲应加至CP端，且为上升沿触发，CD4522的D0-D3是预置数输入端，

PE（LD）是预置允许端，当PE（LD）=1时，不管原计数器状态如何，立即将D0-D3的状态置入计数器。CR是计数器强制复0端。CD4522的oc端是全0信号输出端，仅当计数器状态为“0000”且CF为1时，Qz才输出1，CF是级联反馈端，他们分别于前一级的Qz端相连。这样当前级计数器为“0000”状态时，其Qz=1的信号就反馈到下一级的CF端，使CF为高电平。3块CD4522级联为可预置为1-999分频比的倍频电路。

4、常用集成芯片CD4046简介

锁相环原理：锁相环(PLL)是构成频率合成器的核心部件。主要由相位比较器(PD)、压控振荡器(VC())、环路滤波器(LP)和参考频率源组成。锁相环是一种利用外部输入的参考信号控制环路内部振荡信号反馈控制电路。他的被控制量是相位，被控时象是压控振荡器。如图l所示．如果锁相环路中压控振荡器的输出信号频率发生变化，则输入到相位比较器的信号相位θp(t )和θr(t) 必然会不同，使相位比较器输出一个与相位误差成比例的误差电压Vd (t)，经环路滤波器输出一个缓慢变化的直流电压Vc(t)，来控制压控振荡器输出信号的相位，使输入和输出相位差减小，直到两信号之间的相位差等，且环路处于锁定状态。

锁相环频率合成器原理：如图所示，锁相环频率合成器是由参考频率源、参号分频器、相位比较器、路滤波器、压控振荡器、可变分频器构成。参考分频器对参考频率源进行分频，输出信号作为相位比较器参考信号。可变分频器对压控振荡器的输出信号进行分频，分频之后返回到相位比较器输入端与参考信号进行比较。当环路处于锁定时有f1=fz,因为f1=fr/M,f2=fo/N, 所以有fo=Nfr／M。只要改变可变分频器的分频系数N，就可以输出不同频率的信号。

CD4046简介

CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。 CD4046是带有RC型VCO的锁相环路，属于低频锁相环路。采用 16 脚双列直插式，图4-11为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。从图中可以看出，CD4046主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。芯片内含有一个低功耗、高线性VCO，两个工作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。 CD4046的内部功能框图及各引脚功能如下：

14ui( )fi16VDDA1PDI213Text3uv( )fv46Ct71112R4R585VCOPDII1R19R2R3A210C15

1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。 2脚相位比较器Ⅰ的输出端。 3脚比较信号输入端。 4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 6、7脚外接振荡电容。 8、16脚电源的负端和正端。 9脚压控振荡器的控制端。 10脚解调输出端，用于FM解调。 11、12脚外接振荡电阻。 13脚相位比较器Ⅱ的输出端。