内容发布更新时间 : 2024/5/13 16:09:21星期一 下面是文章的全部内容请认真阅读。

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一、选择题

( A )1．一个项目的输入输出端口是定义在：

A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 ( B)2．描述项目具有逻辑功能的是：

A. 实体 C. 配置

B. 结构体 D. 进程

( A )3．关键字ARCHITECTURE定义的是：

A. 结构体 B. 进程 C. 实体

D. 配置

( D )4．VHDL语言中变量定义的位置是：

A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置 ( D )5．VHDL语言中信号定义的位置是：

A. 实体中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置 ( B )6．变量是局部量可以写在：

A. 实体中 C. 线粒体

B. 进程中 D. 种子体中

( A )7．变量和信号的描述正确的是：

A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是<= D. 二者没有区别 ( B )8. 变量和信号的描述正确的是：

A. 变量可以带出进程 B. 信号可以带出进程 C. 信号不能带出进程 D. 二者没有区别 ( )9．对于信号和变量的说法，哪一个是不正确的：

A. 信号用于作为进程中局部数据存储单元 B. 变量的赋值是立即完成的

C. 信号在整个结构体内的任何地方都能适用 D. 变量和信号的赋值符号不一样 ( A )10．下列关于变量的说法正确的是：

A. 变量是一个局部量，它只能在进程和子程序中使用 B. B. 变量的赋值不是立即发生的，它需要有一个δ延时

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C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量 D. 变量赋值的一般表达式为：目标变量名<= 表达式 ( C )11．可以不必声明而直接引用的数据类型是：

A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三个答案都是错误的 ( C )12．STD_LOGIG_1164中定义高阻的字符是：

A. X C. z

B. x

D. Z

( A )13．STD_LOGIG_1164中字符H定义的是：

A. 弱信号1

B. 弱信号0

C. 没有这个定义 D. 初始值 ( B )14．使用STD_LOGIG_1164中的数据类型时：

A. 可以直接调用 B. 必须在库和包集合中声明 C. 必须在实体中声明 D. 必须在结构体中声明 ( B )15．关于转化函数说法正确的是：

A. 任何数据类型都可以通过转化函数相互转化 B. 只有特定类型的数据类型可以转化 C. 任何数据类型都不能转化 D. 前面说法都是错误的

( C )16．VHDL运算符优先级说法正确的是：

A. 逻辑运算的优先级最高 B. 关系运算的优先级最高 C. 逻辑运算的优先级最低 D. 关系运算的优先级最低 ( D )17．VHDL运算符优先级说法正确的是：

A. NOT的优先级最高 C. NOT的优先级最低

B. AND和NOT属于同一个优先级 D. 前面的说法都是错误的

( D )18．VHDL运算符优先级说法正确的是：

A. 括号不能改变优先级 B. 不能使用括号 C. 括号的优先级最低 D. 括号可以改变优先级

( B )19．如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是：

A. 0 C. 2

B. 1 D. 不确定

( B )20．正确给变量X赋值的语句是：

A. X<=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正确 ( )21．VHDL文本编辑中编译时出现如下的报错信息，其错误原因是：

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Error: VHDL syntax error: choice value length must match selector expression value length

A. 表达式宽度不匹配

B. 错将设计文件存入了根目录，并将其设定成工程 C. 设计文件的文件名与实体名不一致 D. 程序中缺少关键词

( D )22．在VHDL语言中，下列对时钟边沿检测描述中，错误的是：

A. if clk’event and clk = ‘1’ then B. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then D. if clk’stable and not clk = ‘1’ then

( D )23．在VHDL中，可以用以下哪条语句表示检测clock下降沿：

A. clock’ event B. clock’ event and clock=’1’(上升沿) C. clock=’0’ D. clock’ event and clock=’0’

( D )24．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：

A. IEEE库 B. VITAL库 C. STD库

D. WORK工作库

( A )25．VHDL常用的库是：

A. IEEE B. STD C. WORK D. PACKAGE ( B )26．下列语句中，不属于并行语句的是：

A. 进程语句 B. CASE语句 C. 元件例化语句 A. OR

D. WHEN…ELSE…语句

( D )27．下面哪一个可以用作VHDL中的合法的实体名：

B. VARIABLE D. OUT1

C. SIGNAL

( B )28．下列关于CASE语句的说法不正确的是：

A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内 B. CASE语句中必须要有WHEN OTHERS=>NULL

C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现 D. CASE语句执行必须选中，且只能选中所列条件语句中的一条 ( D )29．VHDL中,为目标变量赋值符号是：

A. =: C. <=

B. = D. :=

( B )30．VHDL语言是一种结构化设计语言，一个设计实体（电路模块）包括实体与结构体两部分，结构体描述：

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