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由于同步计数器的计数脉冲CP同时接到各位触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器同时翻转，所以速度比异步计数器高，但电路结构比异步计数器复杂。

（2）二进制同步减法计数器

4位二进制同步减法计数器的状态表如表6.3.2所示，分析其翻转规律并与4位二进制同步加法计数器相比较，很容易看出，只要将图6.3.7所示电路的各触发器的驱动方程改为：

J0=K0=1

J1=K1=Q0 J2=K2=Q0Q1 J3=K3=?Q0Q1Q2 就构成了4位二进制同步减法计数器。

表6.3.2 4位二进制同步减法计数器的状态表

计数脉冲序号 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 电 路 状 态 Q3 Q2 Q1 Q0 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 等效十进制数

（3）二进制同步可逆计数器

既能作加计数又能作减计数的计数器称为可逆计数器。将前面介绍的4位二进制同步加法计数器和减法计数器合并起开，并引入一加/减控制信号X便构成4位二进制同步可逆计数器，如图6.3.8所示。由图可知，各触发器的驱动方程为：

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J0=K0=1

J1=K1=XQ0?XQ0 J2=K2=XQ0Q1?XQ0Q1

J3=K3=XQ0Q1Q2?XQ0Q1Q2

Q3Q2Q1Q0X加/减控制信号FF3FF21J&Q1J&QFF11J&FF01&1J≥1≥1≥1∧∧∧C1C1&C1&C1&1KR1KR1KR1KR∧QQCP计数脉冲CR清零脉冲

图6.3.8 二进制可逆计数器的逻辑图

当控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数；当控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作减法计数，实现了可逆计数器的功能。

3．集成二进制计数器举例

（1）4位二进制同步加法计数器74161

表6.3.3 74161的功能表

清零 RD 0 1 1 1 1 预置 LD × 0 1 1 1 使能 EP ET × × × × 0 × × 0 1 1 时钟 CP × ↑ × × ↑ 预置数据输入 D3 D2 D1 D0 × × × × d3 d2 d1 d0 × × × × × × × × × × × × 输出 Q3 Q2 Q1 Q0 0 0 0 0 d3 d2 d1 d0 保 持 保 持 计 数 工作模式 异步清零 同步置数 数据保持 数据保持 加法计数 由表可知，74161具有以下功能：

① 异步清零。当RD＝0时，不管其他输入端的状态如何，不论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2QlQ0＝0000），称为异步清零。

② 同步并行预置数。当RD＝1、LD＝0时，在输入时钟脉冲CP上升沿的作用下，并行输入端的数据d3d2d1d0被置入计数器的输出端，即Q3Q2QlQ0＝d3d2d1d0。由于这个操作要与CP上升沿同步，所以称为同步预置数。

③ 计数。当RD＝LD＝EP＝ET＝1时，在CP端输入计数脉冲，计数器进行二进制加法计数。

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④ 保持。当RD＝LD＝1，且EP?ET＝0，即两个使能端中有0时，则计数器保持原来的状态不变。这时，如EP＝0、ET＝1，则进位输出信号RCO保持不变；如ET＝0则不管EP状态如何，进位输出信号RCO为低电平0。

RDLDD0D1D2D3CPEPETQ0Q1Q2Q3RCO012131415012ò2???á??í2???ê?yó·?¨??êy￡3±?

图6.3.11 74161的时序图

（2）4位二进制同步可逆计数器74191

图6.3.12（a）是集成4位二进制同步可逆计数器7419l的逻辑功能示意图，（b）是其引脚排列图。其中LD是异步预置数控制端，D3、D2、D1、D0是预置数据输入端；EN是使能端，低电平有效；D/U是加/减控制端，为0时作加法计数，为1时作减法计数；MAX/MIN是最大/最小输出端，RCO是进位/借位输出端。

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MAX/MIN12VccD0CPRCO16151413LDD2D311109Q3Q2Q1Q0D/URCOMAX/MINLD74191ENCP74191D3D2D1D0∧12345678D1Q1Q0END/UQ2Q3GND（a）（b）

图6.3.12 7419l的逻辑功能示意图及引脚图 （a）逻辑功能示意图 （b）引脚图

表6.3.4 74191的功能表

预置 LD 0 1 1 1 使能 EN × 1 0 0 加/减控制 D/U × × 0 1 时钟 CP × × ↑ ↑ 预置数据输入 D3 D2 D1 D0 d3 d2 d1 d0 × × × × × × × × × × × ×

输出 Q3 Q2 Q1 Q0 d3 d2 d1 d0 保 持 加法计数 减法计数 工作模式 异步置数 数据保持 加法计数 减法计数 表6.3.4是7419l的功能表。由表可知，74191具有以下功能：

① 异步置数。当LD＝0时，不管其他输入端的状态如何，不论有无时钟脉冲CP，并行输入端的数据d3d2d1d0被直接置入计数器的输出端，即Q3Q2QlQ0＝d3d2d1d0。由于该操作不受CP控制，所以称为异步置数。注意该计数器无清零端，需清零时可用预置数的方法置零。

② 保持。当LD＝1且EN＝1时，则计数器保持原来的状态不变。

③ 计数。当LD＝1且EN＝0时，在CP端输入计数脉冲，计数器进行二进制计数。当D/U=0时作加法计数；当D/U=1时作减法计数。

另外，该电路还有最大/最小控制端MAX/MIN和进位/借位输出端RCO。它们的逻辑表达式为：

MAX/MIN=(D/U)?Q3Q2Q1Q0?D/U?Q3Q2Q1Q0

RCO=EN?CP?MAX/MIN?

即当加法计数，计到最大值1111时，MAX/MIN端输出1，如果此时CP=0，则RCO=0，发一个进位信号；当减法计数，计到最小值0000时，MAX/MIN端也输出1。如果此时CP=0，则RCO=0，发一个借位信号。