内容发布更新时间 : 2024/5/12 21:36:49星期一 下面是文章的全部内容请认真阅读。

实验3 基于硬件描述语言的电路设计

一、 实验目的

1 、了解可编程数字系统设计的流程；

2 、掌握Quartus II 软件的使用方法；

3 、掌握采用硬件描述语言设计数字系统的方法和流程。

二、实验设备

1、计算机：Quartus II 软件 2、 Altera DE0

三、实验内容

要求1：学习并掌握硬件描述语言（VHDL或Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。

1）用QuartusII波形仿真验证； 2）下载到DE0开发板验证。

要求2：熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序，编写一个将二进制码转换成0-F的七段码译码器。

1）用QuartusII波形仿真验证；

2）下载到DE0开发板，利用开发板上的数码管验证。

要求3：熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容3”中给出的四位二进制加减计数器的源程序，编写一个计数器。 1）用QuartusII波形仿真验证； 2）下载到DE0开发板验证。

要求4：熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。参考“参考内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M分频器即两个输出，输出信号频率分别为10Hz和1Hz。

1）下载到DE0开发板验证。（提示：利用DE0板上已有的50M晶振作为输入信号，通过开发板上两个的LED灯观察输出信号）。电路框图如下：

四、实验结果

1、用硬件描述语言（VHDL 或Verilog HDL）实现一个异或门电路。 VHDL源程序： Library ieee;

use ieee.std_logic_1164.all;

entity vhdl is

port(A,B:IN std_logic;C:OUTstd_logic); END vhdl;

Architecture fwm of vhdl is begin

C<=A XOR B; END; 波形图：

引脚对应表

2、用硬件描述语言实现将四位二进制码转换成0-F 的七段码译码器。 VHDL源文件: LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY digital IS

PORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0); dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END digital;

ARCHITECTURE fwm OF digital IS BEGIN

PROCESS(data_in) BEGIN

CASE data_in IS

WHEN\显示 0

WHEN\显示 1 WHEN\显示 2 WHEN\显示 3 WHEN\显示 4 WHEN\显示 5 WHEN\显示 6 WHEN\显示 7 WHEN\显示 8 WHEN\显示 9 WHEN\显示 A WHEN\显示 b WHEN\显示 C WHEN\显示 d WHEN\显示 E WHEN\显示 F

WHEN OTHERS=>dis_out<=\灭灯，不显示 END CASE; END PROCESS; END fwm; 波形图：

引脚对应表：

3、用硬件描述语言实现四位二进制加法或减法计数器，并用一位7段码显示 减法计数器 VHDL源文件