内容发布更新时间 : 2024/11/13 10:04:57星期一 下面是文章的全部内容请认真阅读。

Chapter 3

Designing with the MCB

与MCB的设计

本章提供了有关如何设计与系列Spartan?-6 FPGA的详细信息 MCB。它包含以下几个部分： ?设计流程

?支持的存储设备 ?仿真

?资源利用 ?时钟

?迁移和银行 ?PCB布局考量

设计流程

有对MCB的两个支持的设计流程： ?非嵌入式设计流程

?传统的FPGA设计流程用Xilinx?ISE?工具

?MIG工具的核心是发电机?工具中的MCB设计中使用 ?嵌入式设计流程

?处理器为基础与EDK工具流程FPGA系统设计

?IP配置在Xilinx平台工作室（XPS）是EDK环境中的MCB设计中使用

两个工具流程为开发一种可靠的接口的外部存储器装置的简单方法。阿一步一步的图形用户界面驱动的流程允许MCB的设计进行配置和参数设置，以满足应用的具体需求。

MIG工具流实际上有两个“包装”水平：低级别封装（mcb_raw_wrapper.v）和顶层的包装（例如，memc3_wrapper.v）。较低级别的封装集成了所有必要的硅块（MCB，I / O等）和软逻辑（软校准模块）所需的溶液。它还提供了访问与底层硬件实现的用户界面端口和校准逻辑相关联的所有信号。顶层的包装器处理信号的重新分配，打结较低级别的包装信号，根据需要，并传递下来的参数值，以根据用户的选择在MIG工具的下包装。

顶级的包装提出了只有那些实现MCB-based设计MIG工具流期间配置所需的信号的一个干净的界面。例如，在低级别的包装总是显示所有6的用户界面上的原生32位端口，顶级包装重新分配信号，领带关闭不使用的端口，并连接巴士

出示Port接口的用户期望，比如一个64位端口。顶层的包装器是一个被随后集成到更大的FPGA设计。

较低级别的包装（mcb_raw_wrapper.v）是记录在本使用手册。第2章中的参数和信号列表，例如，都是相对于该下位包装器描述。基于在MIG工具的GUI流程做出的选择这个包装不改变，而最上层的包装器定制为用户选择的结果。

此外，嵌入式设计流程（EDK）使用相同的低层次的包装作为创建的多端口存储器控制器（MPMC）周边的基础。在IP配置中的XPS允许用户添加对LowerLevel的包装顶部的必要软桥创建所需的外设接口，如：

?PLB接口

?赛灵思缓存链接（XCL）接口 ?本地连接（LL）接口

?其他人格接口模块（PIM）支持（EDK）

图3-1示出了如何在较低级别的包装器同时用于非内嵌（MIG）和嵌入（EDK）设计流量。

常见的较低级别的包装非嵌入式和嵌入式设计

CORE Generator工具

图3-2显示了高层次的设计流程整合的MCB基于存储器接口到非嵌入式（常规）FPGA设计。在UG416的Spartan-6 FPGA存储器接口解决方案用户指南，“入门”一章提供了详细的一步一步的指导这种设计流程，以1阶段。第2阶段和第3阶段是这个文件的范围之内，但在ISE工具流程的详细说明可以在Xilinx文档库中的其他地方找到。

MCB的设计流程非嵌入式（传统）的FPGA应用

支持的存储设备

表3 - 1provides存储设备清单，beverified与MCB上一个Xilinx硬件验证平台运行。这些器件可在MIG工具（或EDK）从支持的设备的下拉列表界面流进行选择。赛灵思将设备加入到在未来版本的米格下拉支持的设备列表中，但这些设备将收到“仿真只是”验证。此外，自定义设备可以由用户在MIG工具创建的，但是，这些并没有模拟或硬件验证赛灵思公司。请参阅UG416“设置控制器选项”部分的Spartan-6 FPGA存储器接口解决方案用户指南，了解更多信息。

仿真

包含米格（或EDK ）包装内的底层小型断路器的仿真模型中的Verilog LRM - IEEE标准1364-2005规定进行加密。这与其它IP赛灵思提供的，如GTP收发器和集成端点模块用于PCI Express ?设计。

赛灵思支持这种加密方法如下模拟器：

? 64亿的ModelSim及以上