内容发布更新时间 : 2024/12/24 1:26:26星期一 下面是文章的全部内容请认真阅读。

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C1 = G1+P1C0

C2 = G2+P2G1+P2P1C0

C3 = G3+P3G2+P3P2G1+P3P2P1C0

C4 = G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 12．(1)组成最低四位的74181进位输出为：

C4 = Cn+4 = G+PCn = G+PC0， C0为向第0位进位

其中，G = y3+y2x3+y1x2x3+y0x1x2x3，P = x0x1x2x3，所以 C5 = y4+x4C4

C6 = y5+x5C5 = y5+x5y4+x5x4C4 (2)设标准门延迟时间为T，“与或非”门延迟时间为1.5T，则进位信号C0，由最低位传送至C6需经一个反相器、两级“与或非”门，故产生C0的最长延迟时间为 T+2*1.5T = 4T

(3)最长求和时间应从施加操作数到ALU算起：第一片74181有3级“与或非”门（产生控制参数x0, y0, Cn+4），第二、三片74181共2级反相器和2级“与或非”门（进位链），第四片74181求和逻辑（1级与或非门和1级半加器，设其延迟时间为3T），故总的加法时间为：

t0 = 3*1.5T+2T+2*1.5T+1.5T+3T = 14T

第三章

32?4M字节 81024K*32?2*4?8片 (2)

512K*81. (1)220* (3)1位地址作芯片选择

226*64?26?64个模块 2. (1)202*64220*64?16 (2)1082*2*16 每个模块要16个DRAM芯片 (3)64*16 = 1024块

由高位地址选模块

3. (1)根据题意，存储总容量为64KB，故地址总线需16位。现使用16K*8位DRAM芯片，

共需16片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，其中使用一片2：4译码器。

(2)根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行 如果采用分散刷新，则每1us只能访存一次，也不行 所以采用异步式刷新方式。

假定16K*1位的DRAM芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.6us，可取刷新信号周期15us。

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刷新一遍所用时间＝15us×128＝1.92ms

4. (1)

CS3 CS2 CS1 CS0 A13~A0

D0~D7

2：4译码器 A14 A15 1024K*32?32片

128K*8A0-A16 (2)

CPUD0-D31Y1

A17-A19Y2Y3Y4Y5Y6Y7Y8

3:8译码器 (3)如果选择一个行地址进行刷新，刷新地址为A0-A8，因此这一行上的2048个存储元同

时进行刷新，即在8ms内进行512个周期。刷新方式可采用：在8ms中进行512次刷新操作的集中刷新方式，或按8ms/512 = 15.5us刷新一次的异步刷新方式。 5. 所设计的存储器单元数为1M，字长为32，故地址长度为20位（A19~A0），所用芯片存储单元数为256K，字长为16位，故占用的地址长度为18位（A17~A0）。由此可用位并联方式与地址串联方式相结合的方法组成组成整个存储器，共8片RAM芯片，并使用一片2：4译码器。其存储器结构如图所示。

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A19A18Y0Y1Y2Y3CS0~CS3D31-D16(高16位)CS0256k*16CS1W/RCS2CS3CPU256k*16A17-A16W/RCS0CS1CS2CS3D15-D0(低16位)W/R

6.（1）系统16位数据，所以数据寄存器16位

（2）系统地址128K＝217，所以地址寄存器17位 （3） 共需要8片 （4） 组成框图如下

CPU 32K 32K

*8 *8

地址

寄存器

32K 32K

*8 *8

CS3 CS2 CS1 数据

寄存器

A16

2:4

译码器

A15

7.(1)组内地址用A12~A0

(2)小组译码器使用3：8译码器

(3)RAM1~RAM5各用两片8K*8的芯片位并联连接

0000H ROM

4000H

6000H RAM1

8000H RAM 2

32K *8 32K *8 32K *8 CS0 32K *8 CS0 ~ CS3 A000H

RAM3 RAM4 RAM5 11

C000H E000H

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A0-A12ROMRAM8K*8RAM8K*8RAM8K*8RAM8K*8RAM8K*8D0-D15CPURAM8K*8RAM8K*8RAM8K*8RAM8K*8RAM8K*83:8译码器A13-A15

8.顺序存储器和交叉存储器连续读出m = 8个字的信息总量都是：

q = 64位*8 = 512位

顺序存储器和交叉存储器连续读出8个字所需的时间分别是：

t1 = mT = 8*100ns = 8*10-7s

t2?T?(m?1)??100ns?7*50ns?450ns?4.5*10?7ns

顺序存储器和交叉存储器的带宽分别是：

W1?q/t1?512?(8*10?7)?64?107[位/s] W2?q/t2?512?(4.5*10?7)?113.8?107[位/s]

9.cache的命中率

H?Nc2420??0.968

Nc?Nm2420?80r?Tm240??6 Tc40 cache/主存系统效率e为

e?11*100%?*100%?86.2%

r?(1?r)H6?(1?6)*0.968 平均访问时间Ta为 Ta?Tc40ns??46.4ns e0.862ns10. h*tc+(1-h)*tm = ta h?ta?tm50?200??93.75%

tc?tm40?200 12