内容发布更新时间 : 2024/11/7 23:42:32星期一 下面是文章的全部内容请认真阅读。
北 华 航 天 工 业 学 院
《EDA技术综合设计》
课程设计报告
报告题目： 利用VHDL语言进行数字钟的设计 作者所在系部： 电子工程系 作者所在专业： 自动化 作者所在班级： B08221 作 者 姓 名 ： 刘一霖 指导教师姓名： 崔瑞雪 完 成 时 间 ： 2010-11-30
内 容 摘 要（重写摘要）
设计一个数字钟：
要求：
1、具有时，分，秒，计数显示功能，以24小时循环计时。 2、具有清零，调节小时、分钟功能。
3、具有整点报时功能，整点报时的同时LED灯花样显示。 原理：
在同一芯片EPF10K10上集成了如下电路模块：
1．时钟计数： 秒——60进制BCD码计数，分——60进制BCD码计数， 时——24进制BCD码计数，同时整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。
2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。
3．蜂鸣器在整点时有报时驱动信号产生。 4．LED灯在整点时有花样显示信号产生。
关键词：
EDA、可编程逻辑器件、计数器、译码器
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目 录(页码不对)
一．概述-----------------------------------------------------------------------------5 二．各模块设计--------------------------------------------------------------------5 ⒈秒计数器--------------------------------------------------------------------------5 ⒉分计数器--------------------------------------------------------------------------7 ⒊小时计数器-----------------------------------------------------------------------8 ⒋报警模块--------------------------------------------------------------------------9 ⒌时间数据扫描分时选择模块文本-------------------------------------------12 ⒍译码器----------------------------------------------------------------------------13 ⒎程序下载及硬件调试----------------------------------------------------------15 三．心的体会----------------------------------------------------------------------15
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课程设计任务书
课题名称 指导教师 数字钟 崔瑞雪 职称 副教授 学生姓名 刘一霖 完成时间 11月30 班 级 B08221 总体设计要求和技术要点 要求： 1、具有时，分，秒，计数显示功能，以24小时循环计时。 2、具有清零，调节小时、分钟功能。 3、具有整点报时功能，整点报时的同时LED灯花样显示。 原理： 在同一芯片EPF10K10上集成了如下电路模块： 1． 时钟计数：秒——60进制BCD码计数，分——60进制BCD码计数， 时——24进制BCD码计数，同时整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。 2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。 3．蜂鸣器在整点时有报时驱动信号产生。 4．LED灯在整点时有花样显示信号产生。 工作内容及时间进度安排 ⒈各种进制的计数及时钟控制模块（10进制、6进制、24进制）的设计。 ⒉扫描分时显示、译码模块;。 ⒊彩灯、扬声器编码模块。 课程设计成果 1．能熟练使用maxpulas-Ⅱ进行程序设计 2．用VHDL编写数字钟程序
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一．概述：设计一个数字钟。
要求：
1、具有时，分，秒，计数显示功能，以24小时循环计时。 2、具有清零，调节小时、分钟功能。
3、具有整点报时功能，整点报时的同时LED灯花样显示。 原理：
在同一芯片EPF10K10上集成了如下电路模块：
1．时钟计数： 秒——60进制BCD码计数，分——60进制BCD码计数， 时——24进制BCD码计数，同时整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。
2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。
3．蜂鸣器在整点时有报时驱动信号产生。 4．LED灯在整点时有花样显示信号产生。
二．各模块设计
⒈秒计数器模块： library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity second is
port(clk,reset,setmin:in std_logic; enmin:out std_logic;
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