内容发布更新时间 : 2024/5/9 2:37:11星期一 下面是文章的全部内容请认真阅读。
第5章 总线及其形成
1. 微处理器的外部结构表现为 数量有限的输入输出引脚 ，它们构成了微处理器级总线。 2. 微处理器级总线经过形成电路之后形成了 系统级总线 。 3. 简述总线的定义及在计算机系统中采用标准化总线的优点。
答：总线是计算机系统中模块（或子系统）之间传输数据、地址和控制信号的公共通道，它是一组公用导线，是计算机系统的重要组成部分。
采用标准化总线的优点是： 1) 简化软、硬件设计。 2) 简化系统结构。 3) 易于系统扩展。 4) 便于系统更新。 5) 便于调试和维修。
4. 在微型计算机应用系统中，按功能层次可以把总线分成哪几类。
答：在微型计算机应用系统中，按功能层次可以把总线分成：片内总线、元件级总线、系统总线和通信总线。
5. 简述RESET信号的有效形式和系统复位后的启动地址。
答：RESET为系统复位信号，高电平有效，其有效信号至少要保持四个时钟周期，且复位信号上升沿要与CLK下降沿同步。
系统复位后的启动地址为0FFFF0H。即：（CS）=0FFFFH，（IP）=0000H。
6. 8086 CPU的M/IO信号在访问存储器时为 高 电平，访问I/O端口时为 低 电平。 7. 在8086系统总线结构中，为什么要有地址锁存器？
答：8086CPU有20条地址线和16条数据线，为了减少引脚，采用了分时复用，共占了20条引脚。这20条引脚在总线周期的T1状态输出地址。为了使地址信息在总线周期的其他T状态仍保持有效，总线控制逻辑必须有一个地址锁存器，把T1状态输出的20位地址信息进行锁存。
8. 根据传送信息的种类不同，系统总线分为 数据总线 、 地址总线 和 控制总线 。 9. 三态逻辑电路输出信号的三个状态是 高电平 、 低电平 和 高阻态 。
10. 在8086的基本读总线周期中，在T1状态开始输出有效的ALE信号；在T2状态开始输出
－ 0 －
低电平的RD信号，相应的DEN为__低__电平，引脚AD15 ~ AD0DT/R为__低__电平；上在T1状态期间给出地址信息，在T4状态完成数据的读入。
11. 利用常用芯片74LS373构成8086系统的地址总线， 74LS245作为总线收发器构成数
据总线，画出8086最小方式系统总线形成电路。 答：8086最小方式系统总线形成电路如图5.1所示。
图5.1 8086最小方式系统总线形成电路
12. 微机中的控制总线提供 H 。
A. 数据信号流；
B. 存储器和I/O设备的地址码； C. 所有存储器和I/O设备的时序信号； D. 所有存储器和I/O设备的控制信号； E. 来自存储器和I/O设备的响应信号； F. 上述各项； G. 上述C，D两项；
－ 1 －
H. 上述C，D和E三项。
13. 微机中读写控制信号的作用是 E 。
A． 决定数据总线上数据流的方向； B． 控制存储器操作读/写的类型； C． 控制流入、流出存储器信息的方向； D． 控制流入、流出I/O端口信息的方向； E． 以上所有。
14. 8086 CPU工作在最大方式，引脚MN/MX应接__地__。
15. RESET信号在至少保持4个时钟周期的 高 电平时才有效，该信号结束后，CPU内部
的CS为 0FFFFH ，IP为 0000H ，程序从 0FFFF0H 地址开始执行。
16. 在构成8086最小系统总线时，地址锁存器74LS373的选通信号G应接CPU的 ALE 信
号，输出允许端OE应接 地 ；数据收发器74LS245的方向控制端DIR应接
DI/R信号，输出允许端E应接DEN信号。
17. 8086 CPU在读写一个字节时，只需要使用16条数据线中的8条，在 一 个总线周期
内完成；在读写一个字时，自然要用到16条数据线，当字的存储对准时，可在 一 个总线周期内完成；当字的存储为未对准时，则要在 两 个总线周期内完成。 18. CPU在 T3 状态开始检查READY信号，__高_电平时有效，说明存储器或I/O端口准
备就绪，下一个时钟周期可进行数据的读写；否则，CPU可自动插入一个或几个 等待周期（TW ） ，以延长总线周期，从而保证快速的CPU与慢速的存储器或I/O端口之间协调地进行数据传送。
19. 8086最大系统的系统总线结构较最小系统的系统总线结构多一个芯片 8288总线控制
器_。
20. 微机在执行指令 MOV [DI]，AL时，将送出的有效信号有 B C 。
A．RESET B.高电平的M/IO信号 C.WR D.RD
21. 设指令MOV AX，DATA 已被取到CPU的指令队列中准备执行，并假定DATA为偶地址，
试画出下列情况该指令执行的总线时序图:
（1）没有等待的8086最小方式; （2）有一个等待周期的8086最小方式。
－ 2 －
答：（1）没有等待的8086最小方式时序如图5.2所示。
图5.2 没有等待的8086最小方式时序
（2）有一个等待周期的8086最小方式时序图如图5.3所示。
－ 3 －
图5.3有一个等待周期的8086最小方式时序图
22. 上题中如果指令分别为：
（1） MOV DATA+1，AX （2） MOV DATA+1，AL
（3） OUT DX，AX （DX的内容为偶数 ） （4） IN AL，0F5H
重做上题（1）。
答：（1）因为DATA为偶地址，则DATA+1为奇地址。故要完成本条指令，需要两个总线周期。时序图如图5.4所示。
－ 4 －