计算机组成原理(白中英)本科生试题库整理附答案 下载本文

内容发布更新时间 : 2024/12/25 22:04:23星期一 下面是文章的全部内容请认真阅读。

28 图1所示为双总线结构机器的数据通路,IR为指令寄存器,PC为程序计数器(具有自增功能),DM为数据存储器(受R/W信号控制),AR为地址寄存器,DR为数据缓冲寄存器,ALU由加、减控制信号决定完成何种操作,控制信号G控制的是一个门电路。另外,线上标注有小圈表示有控制信号,例中yi表示y寄存器的输入控制信号,R1o为寄存器R1的输出控制信号,未标字符的线为直通线,不受控制。旁路器可视为三态门传送通路。

① “SUB R3,R0”指令完成(R0)?(R3)?R0的功能操作,画出其

指令周期流程图,并列出相应的微操作控制信号序列,假设该指令的地址已放入PC中。

② 若将“取指周期”缩短为一个CPU周期,请在图上先画出改进的数据通路,然后在画出指令周期流程图。此时SUB指令的指令周期是几个CPU周期?与第①种情况相比,减法指令速度提高几倍? 解:ADD指令是加法指令,参与运算的二数放在R0和R2中,相加结果放在R0中。指令周期流程图图A3.3包括取指令阶段和执行指令阶段两部分。每一方框表示一个CPU周期。其中框内表示数据传送路径,框外列出微操作控制信号。,流程图见左

31 某加法器进位链小组信号为C4C3C2C1,低位来的进位信号为C0,请分别按下述两种方式写出C4C3C2C1的逻辑表达式: ① 串行进位方式 ② 并行进位方式

执PC→AR PCo,G R/W=1 DRo,G

取指

M→DR DR→IR R2 →Y R2o,G R0o,G +,G

R0 →X 行 解 : (1)串行进位方式:C1 = G1 + P1 C0 其

中: G1 = A1 B1 ,P1 = A1⊕B1 R0+ R2→R0 C2 = G2 + P2 C1 G2 = A2 B2 ,P2 = A2⊕B2

C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3⊕B3 C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4⊕B4 (2) 并行进位方式:C1 = G1 + P1 C0

C2 = G2 + P2 G1 + P2 P1 C0

C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0

C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0

其中 G1—G4 ,P1—P4 表达式与串行进位方式相同。 36 设两个浮点数N1=2×S1,N2=2×S2,其中阶码3位(移码),尾数4位,数符1位。设: j1=(-10)2,S1=(+0.1001)2 j2=(+10)2,S2=(+0.1011)2

求:N1×N2,写出运算步骤及结果,积的尾数占4位,按原码阵列乘法器计算步骤求尾数之积。

j1

j2

解:因为X+Y=2×(Sx+Sy) (Ex=Ey),所以求X+Y要经过对阶、尾数求和及规格化等步骤。

(1) 对阶:

△J=Ex-EY=(-10)(+10)(-100)则Sx右移4位,Ex+(100)2=(10)2=EY。SX右移四位后SX=0.00001001,2-2=2 所以Ex

(10)2

经过舍入后SX=0001,经过对阶、舍入后,X=2×(0.0001)2

(2) 尾数求和: SX+SY

0. 0001(SX)

+ 0. 1011(SY)

Ex

0. 1100 (SX+SY) 结果为规格化数。所以:

(10)2(10)2

X+Y=2×(SX+SY)=2(0.1100)2=(11.00)2

49 刷新存储器(简称刷存)的重要性能指标是它的带宽。实际工作中,显示适配器的几个功能部分要争取刷存的带宽。

假设总带宽50%用于刷新屏幕,保留50%带宽用于其他非刷新功能。

(1)若显示工作方式采用分辨率为1024×768,颜色深度为3Byte,刷新频率为72Hz,计算刷存总带宽应为多少? (2)为达到这样高的刷存带宽,应采取何种技术措施?

解:(1)因为刷新所需带宽 = 分辨率×每个像素点颜色深度×刷新速率 所以 1024×768×3B×72/S = 165888 KB/S = 162 MB/S 刷新总带宽应为162MB/S×100/50 = 324MB/S

(2)为达到这样高的刷存带宽,可采取如下技术措施: 使用高速DRAM芯片组成刷存 刷存采用多体交叉结构

刷存至显示控制器的内部总线宽度由32位提高到64位,甚至128位 刷存采用双端口存储器,将刷新端口与更新端口分开。

50 一盘组共11片,记录面为20面,每面上外道直径为14英寸,内道直径为10英寸,分203道。数据传输绿为983040B/S,磁盘转速为3600转/分。假定每个记录块记录1024B,且系统可挂多达16台这样的磁盘,请给出适当的磁盘地址格式,并计算盘组总的存储容量。

解:设数据传输率为C,每一磁道的容量为N,磁盘转速为r,则根据公式C=N·r,可求得: N=C/r=983040÷(3600/60)=16384(字节) 扇区数=16384÷1024=16

故表示磁盘地址格式的所有参数为:台数16,记录面20,磁道数203道,扇区数16,由此可得磁盘地址格式为: 20 17 16 9 8 4 3 0 台号 柱面号 盘面号 扇区号 磁盘总存储容量为:

16×20×203×16384=1064304640(字节)

45 图1所示为传送(MOV,OP码IR0IR100)、加法(ADD,OP码IR0IR101)、取反(COM,OP码IR0IR110)、十进制加法(ADT,OP码IR0IR111)四条指令的微程序流程图,每一框表示一个CPU周期。其中rs,rd为8个通用寄存器R0~R7,每个CPU周期含4个时钟脉冲T1~T4。

① 设微指令的微命令字段为12位,判别字段和下址字段是多少位?

2

② 控制存储器EPROM存储容量至少是多少?

③ 给每条微指令分配一个确定的微地址(二进制编码表示)。

④ 写出微地址转移逻辑表达式和转移逻辑图。 ⑤ 画出微程序控制器结构图。

解:(3)因EPROM容量为16单元,微地址寄存器4位即可,设为μA3~μA0

七条微指令地址分配如下表所示,一条微指令只占一个微地址,(可直接填写在流程图右上角和右下角)

微指令序号 当前微地址 下一微地址 1 0000 1000 2 1000 0000 3 1001 0000 4 1010 0000 5 1011 1111 6 1111 0000 7 0100 0000

(2)从流程图看出,P1处微程序出现四个分支,对应4个微地址,用OP码作为测试条件。P2处微程序出现2个分支,对应2个微地址

微地址转移逻辑表达式如下: μA2=P2×Cj×T4 μA1=P1×IR1×T4 μA0=P1×IR0×T4

其中IR1,IR0是指令类寄存器中存放操作码的触发器,T4表示某个节拍脉冲时修改微地址寄存器。

(3)画出逻辑图如图A9.5

Q Q Q Q Q Q Q Q

uA3 uA2 uA1 uA0 D °D °D °D

T1 CM3 CM2 CM1 CM0

° ° °

T4 P2 P1 P1 Cj IR1 IR0