内容发布更新时间 : 2024/12/23 9:32:13星期一 下面是文章的全部内容请认真阅读。

任 课 教 师 题号 得分 阅卷人

一 二 教研室 主任签名 三 四 五 六 教学院长 签名 七 八 合计 成 绩 统 计 表 考生姓名：____________ 学 号 ___________ 专业班级 一、判断题（10分） （1）适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，产生最终的下载文件（ ） （2）硬IP提供设计的最终阶段产品：掩模。（ ） （3）MAX7000的一个LAB由16个宏单元的阵列组成。（ ） （4）FPGA是基于查找表结构的器件。（ ） （5）在QUARTUSⅡ中，工作文件夹允许是根目录。( ) （6）STD_LOGIC中，‘0’，‘1’，‘Z’,‘W’可以综合。（ ） （7）在case语句中允许有相同选择值的条件句出现。（ ） （8）在vhdl中常量具有全局性。（ ） （9）在vhdl中变量可在结构体和进程中定义和使用。（ ） （10）在进程中同一信号有多个赋值源，实际完成赋值的是最接近begin的信号。（ ） 二、简答题（15分） 1、简述fpga/cpld的设计流程。（5分） 2、在vhdl中端口模式有那几种？并说明数据流动方向。（4分） 3、简述一般状态机的结构及各部分的作用。（6分） 三、改错；找到5处错误并改正（10分） LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) END ; ARCHITECTURE bhv OF CNT IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK THEN Q1 <= Q1 + 1 ; END PROCESS ; Q <= Q1 ; END bhv; 四、设计，要求写出完整的vhdl代码。（65分） 1、16位硬件加法器，要求有进位输入和进位输出。（15分） 2、七段数码管译码显示电路设计（数码管共阳极接法）（12分） 要求输入BCD码，输出驱动数码管显示0到9 3、十进制加法计数器，要求有复位功能。（13分） 4、上升沿触发的D触发器，要求用三种方式描述，实体可只写一个。（15分） 5、有一自动售饮料机，每次可投入5角或1元硬币。投入1元5角后自动给出1杯饮料；投入2元，给出1杯饮料并找出5角硬币。每次给出饮料后系统复位。用状态机完成此电路的vhdl设计。（10分） 一、判断题（10分） （1）适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，产生最终的下载文件（ √ ） （2）硬IP提供设计的最终阶段产品：掩模。（ √ ） （3）MAX7000的一个LAB由16个宏单元的阵列组成。（√ ） （4）FPGA是基于查找表结构的器件。（√ ） （5）在QUARTUSⅡ中，工作文件夹允许是根目录。(× ) （6）STD_LOGIC中，‘0’，‘1’，‘Z’,‘W’可以综合。（× ） （7）在case语句中允许有相同选择值的条件句出现。（× ） （8）在vhdl中常量具有全局性。（ √ ） （9）在vhdl中变量可在结构体和进程中定义和使用。（× ） （10）在进程中同一信号有多个赋值源，实际完成赋值的是最接近begin的信号。（ √ ） 二、简答题（15分） 1、简述fpga/cpld的设计流程。（5分） 设计输入（1分） HDL综合（1分） 布线布局（适配）（1分） 仿真（1分） 下载和硬件测试（1分） 2、在vhdl中端口模式有那几种？并说明数据流动方向。（4分） “IN” 单向只读模式，数据只能通过此端口被读入实体（1分） “OUT” 单向输出模式，数据通过此端口向实体外流出（1分） “INOUT” 输入输出双向端口（1分） “BUFFER” 与上一模式类似，但输入时，只允许内部回读输出的信号（1分） 3、简述一般状态机的结构及各部分的作用。（6分）